CN101253608A - 形成包括不连续存储元件的电子器件的工艺 - Google Patents

形成包括不连续存储元件的电子器件的工艺 Download PDF

Info

Publication number
CN101253608A
CN101253608A CNA2006800273197A CN200680027319A CN101253608A CN 101253608 A CN101253608 A CN 101253608A CN A2006800273197 A CNA2006800273197 A CN A2006800273197A CN 200680027319 A CN200680027319 A CN 200680027319A CN 101253608 A CN101253608 A CN 101253608A
Authority
CN
China
Prior art keywords
groove
storage elements
gate electrode
discontinuous storage
technology
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800273197A
Other languages
English (en)
Other versions
CN101253608B (zh
Inventor
高里尚卡尔·L·真达洛雷
保罗·A·英格索尔
克雷格·T·斯维夫特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN101253608A publication Critical patent/CN101253608A/zh
Application granted granted Critical
Publication of CN101253608B publication Critical patent/CN101253608B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/701—Integrated with dissimilar structures on a common substrate
    • Y10S977/707—Integrated with dissimilar structures on a common substrate having different types of nanoscale structures or devices on a common substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种形成电子器件的工艺可以包括：在衬底(12)中形成第一沟槽(22，23)，其中沟槽包括壁和底部并从衬底主表面延伸。该工艺还可以包括形成不连续存储元件(64)以及在沟槽中形成第一栅电极(92)以使得不连续存储元件的第一不连续存储元件位于第一栅电极和沟槽的壁之间。该工艺可以进一步包括移除位于衬底主表面上的不连续存储元件。该工艺还可以包括形成位于第一栅电极和衬底主表面上的第二栅电极。

Description

形成包括不连续存储元件的电子器件的工艺
技术领域
本发明涉及一种工艺，且特别涉及一种用于形成包括不连续存储元件的电子器件的工艺。
背景技术
浮置栅极非易失性存储器(“FG NVM”)是常规的，且通常用在很多应用中。用于FG NVM的三种最常用类型的编程机理包括Fowler-Nordeim隧穿、常规热载流子注入以及源侧注入。Fowler-Nordeim隧穿有效但很慢。可通过用进入到浮置栅极或者一个或多个其他存储元件的载流子数量除以进入到具有该浮置栅极或者其它存储元件的载流子数量来测量效率。后一数量可以通过编程电流和编程时间的乘积来近似。
热载流子注入可以包括常规热载流子注入和源极侧注入。两种都涉及到生成热载流子，其中一些注入到浮置栅极或其他存储元件。在使用浮置栅极时的常规热载流子注入中，沿着存储单元的沟道区生成电场。在沟道区中，在漏区附近电场最高。电场加速了在沟道区中流动的载流子，从而，在沟道区中，载流子在漏区附近运动最快。一小部分载流子与沟道区中的硅或者一个或多个其他原子碰撞，将高能载流子的方向改变至浮置栅极或其他电荷存储元件。通过控制栅电极所生成的电场有助于将这小部分热载流子中的一些注入到浮置栅极中。常规热载流子注入效率低并具有高编程电流。
关于效率和编程电流，源极侧注入是介于Fowler-Nordeim隧穿和常规热载流子注入之间的一种常用折衷方案。通过源极侧注入，仍生成热载流子，然而，大部分热载流子都生成在一部分沟道区中，该部分沟道区与漏区相隔开。设计为通过源极侧注入来编程的存储单元不是没有问题的。通常，存储单元都需要一个或多个附加的关键光刻工序并导致较大的存储单元。
越来越难以以商业规模制造高密度浮置栅极存储器。随着栅极介电层厚度的降低，针孔或其它缺陷穿过栅极介电层厚度延伸的可能性增加了。这种缺陷会导致衬底和浮置栅极之间的电短路或者泄漏路径。电短路或泄漏路径会影响浮置栅极上的电压，并因此，存储单元不能保持数据。可以将一种或多种材料代替二氧化硅用于栅极介电层，然而这些材料可能具有其他问题，如与存储单元中使用的其他材料的兼容性、需要新装置、增加制造成本等。
附图说明
在附图中以实例的方式而不是限制的方式来说明了本发明。
图1包括在形成保护层之后一部分工件的截面图的图示；
图2包括在形成沟槽之后图1工件截面图的图示；
图3包括在沟槽中形成绝缘层之后图2工件截面图的图示；
图4和5分别包括在沟槽底部形成掺杂区之后图3工件的顶视图和截面图的图示；
图6包括在形成包括不连续存储元件的电荷存储叠层之后图5工件截面图的图示；
图7包括在衬底上方形成导电层之后图6工件截面图的图示；
图8和9分别包括在形成栅电极之后图7中工件顶视图和截面图的图示；
图10包括在移除阵列中保护层的剩余部分和电荷存储叠层的暴露部分之后图9工件截面图的图示；
图11包括在形成绝缘层之后图10工件截面图的图示；
图12包括在形成导电层之后图11工件截面图的图示；
图13包括在形成导电线之后图12工件顶视图的图示；
图14包括根据另一实施例在形成导电线之后图11工件截面图的图示；
图15包括在形成图形化的抗蚀剂层之后图14工件顶视图的图示；
图16和17分别包括在基本完成电子器件制造之后图15工件的顶视图和截面图的图示；
图18包括在衬底内形成掺杂区之后图13工件顶视图的图示；
图19和20分别包括在基本完成电子器件制造之后图18工件顶视图和截面图的图示；
图21和22分别包括在衬底内形成掺杂区之后图13工件的顶视图和截面图的图示；
图23和24分别包括在基本完成电子器件制造之后图21和22工件的顶视图和截面图的图示；
图25包括除了相互较宽间隔开的沟槽之外图12工件截面图的图示；
图26包括在形成覆盖导电线之后图25工件顶视图的图示；
图27和28包括在基本完成电子器件制造之后图26工件顶视图和截面图的图示；
图29包括在形成导电层之后图6工件截面图的图示；
图30包括在形成栅电极之后图29工件截面图的图示；
图31至42包括沿着NVM阵列中的行的存储单元的电路示意图、电路示意图的示范物理实施例的截面图以及工作电压表格。
本领域技术人员将理解，为了简化和清楚的目的示出图中元件，且图中元件不必按比例画出。例如，图中一些元件的尺寸相对于其他元件放大了，以助于更好地理解本发明的实施例。
具体实施方式
电子器件可以包括位于沟槽中的不连续存储元件。电子器件包括可以衬底，该衬底包括相互间隔的第一沟槽和第二沟槽。第一和第二沟槽中的每一个都包括壁和底部并从衬底的主表面延伸。电子器件还可以包括不连续存储元件，其中不连续存储元件的第一部分至少位于第一沟槽中，以及不连续存储元件的第二部分至少位于第二沟槽中。电子器件可以进一步包括位于该第一部分不连续存储元件上的第一栅电极，其中第一栅电极的上表面位于衬底主表面下方。电子器件仍可进一步包括位于第二部分不连续存储元件上面的第二栅电极，其中第二栅电极的上表面位于衬底的主表面下方。电子器件还可包括位于第一栅电极、第二栅电极或其组合上的第三栅电极。在此描述的实施例还包括形成电子器件的工艺。
该电子器件可以包括存储阵列，其中位线、栅极线、或其任意组合可以利用沟槽设计或埋入位线。在一个实施例中，与控制栅极线相比，选择栅极线可以电连接到存储单元不同数目的行或列。在特定实施例中，选择栅极线可以电连接到存储单元的一行或一列，以及控制栅极线可以电连接到存储单元的两行或两列。在另一实施例中，对于位线存在相似的关系。在再一实施例中，选择栅极线和控制栅极线可以基本相互垂直。与控制栅极线相比，选择栅极线可以电连接到存储单元不同数目的行或列。在特定实施例中，选择栅极线可以电连接到存储单元的一行或一列，以及控制栅极线可以电连接到存储单元的两行或两列。
在陈述下述实施例的细节之前，定义或澄清一些术语。术语“不连续存储元件”意图表示能够存储电荷的间隔开的物体。在一个实施例中，可以最初形成基本所有不连续存储元件，并且不连续存储元件保持相互分开。在另一个实施例中，形成基本上连续的材料层并且后来将其分成不连续的存储元件。在再一实施例中，可以最初相互分开地形成基本所有不连续存储元件，并且之后在形成期间，可以合并一些但并非所有不连续存储元件。
术语“主表面”意图表示从其随后形成存储阵列中的存储单元的衬底表面。主表面可以是在形成电子部件之前衬底的初始表面，或者可以是从其形成了存储阵列中的沟槽或其他永久结构的表面。例如，存储阵列可以至少部分地形成在位于基底材料上的外延层中形成，以及可以由基底材料形成在外围区域(存储阵列外部)中的电子部件。在该实例中，主表面指的是外延层的上表面，而不是基板材料的原始表面。
术语“叠层”意图表示多个层或多个至少一层和至少一个结构(例如纳米晶体)，其中多个层或多个层和结构提供了电子功能。例如，非易失性存储器叠层可以包括用于形成至少部分非易失性存储单元的层。叠层可以是较大叠层的一部分。例如，非易失性存储器叠层可以包括电荷存储叠层，其用于在非易失性存储单元中存储电荷。
如在此所使用的，术语“包括”、“含有”、“包含”、“具有”或其任意其他变形意图覆盖非排除性的包括。例如，包括一系列要素的工艺、方法、物件或装置并不是必须仅限于这些要素，而是可包括未明确列出的或者这种工艺、方法、物件或装置所固有的其他要素。而且，除非明白地相反陈述，否则“或者”指的是“同或”而不是“异或”。例如，由以下情况中的任一种都满足条件A或B：A为真(或存在)且B为假(或不存在)、A为假(或不存在)且B为真(或存在)、以及A和B两者都为真(或存在)。
此外，为了清楚的目的并给出在此描述的实施例范围的一般理解，使用不定冠词来描述其所指的一个或多个物件。因此，无论何时使用这样的不定冠词，都应将描述理解为包括一个或者至少一个，并且除非很清楚其相反地指定，那么单数形式也包括复数形式。
除非另外限定，否则在此使用的所有技术和科学术语都具有与本发明所属领域的技术人员所一般理解的相同含义。所有公开、专利申请、专利和在此提及的其他参考文献都通过参考将其整体并入本文。如果出现冲突，那么以本说明书包括定义为准。此外，材料、方法和实例仅是示意性的且并不意图是限制性的。
根据以下详细描述以及根据权利要求，本发明的其他特征和优点将显而易见。
对于在此没有描述的范围，关于具体材料、处理操作和电路的很多细节都是常规的，并且可在半导体和微电子领域内在课本中或者其他信息来源中找到。
图1包括一部分电子器件10如集成电路的截面图。集成电路可以是独立存储器、微控制器或者包括存储器的其他集成电路。在一个实施例中，电子器件10可包括非易失性存储器(“NVM”)阵列18，图1中示出了其一部分。衬底12可以包括单晶半导体晶片、绝缘体上半导体晶片、平板显示器(例如玻璃板上的硅层)或常规上用于形成电子器件的其它衬底。尽管未示出，于外围区域中在部分衬底12上方形成浅沟槽场隔离，该外围区域位于NVM阵列18的外部。可选的，可以使用常规掺杂操作来增加在NVM阵列18中沿着主表面13的衬底12的掺杂浓度，从而降低随后形成的可以位于部分主表面13上的栅电极之间的泄流电流。保护层110可形成于衬底12上方。保护层110可包括位于衬底12上的垫层(pad layer)14以及在垫层14上方的抗氧化层16。保护层110可以具有较所示出的或多或少的层。衬底12的最上表面，其被示出为接触垫层14，是主表面13。保护层110可保留在外围区域上方直到基本完成NVM阵列18的制造。在一个实施例中，垫层14包括氧化物，以及抗氧化层16包括氮化物。
通过常规技术在衬底12上方形成图形化抗蚀剂层(未示出)，该层包括在NVM阵列18中将形成沟槽的位置处的开口。之后通过常规技术移除保护层110暴露出的部分，以暴露出主表面13。在一个实施例中，在移除图形化的抗蚀剂层之前形成如图2中示出的沟槽22和23。在另一实施例中，之后移除图形化的抗蚀剂层，并且随后通过常规技术形成沟槽22和23。沟槽22和23相互间隔，从主表面13延伸，并包括壁和底部。沟槽22和23的深度可以至少部分地确定与沟槽22和23相邻形成的一个或多个存储单元的沟道长度。在一个实施例中，沟槽22和23的深度在大约50到大约500nm的范围内。在一个特定实施例中，使用定时的各向异性蚀刻形成沟槽22和23，以产生基本垂直的壁。在一个实施例中，沟槽22和23具有基本相同的深度。
沿着沟槽22和23的暴露表面形成绝缘层32，如图3中所示出的。绝缘层32可以是或者可以不是基本共形的。在一个实施例中，绝缘层32可以包括氧化物、氮化物、氧氮化物或者其组合。在一个实施例中，绝缘层32可用作注入掩蔽(implant screen)。在一个特定实施例中，通过热氧化沟槽22和23中衬底12的暴露部分形成绝缘层32。热氧化在移除诸如通过蚀刻引入的缺陷方面是有益的，有助于使沟槽22和23的拐角变圆，或者其组合。在另一实施例中(未示出)，可以沉积绝缘层32。所沉积的绝缘层32基本会覆盖工件的所有暴露表面。
掺杂剂被引入到沟槽22和23底部处的部分衬底12中，以形成掺杂区52和53，如分别在图4和5中的顶视图和截面图中所示。掺杂区52位于衬底12中并在沟槽22的下方，以及掺杂区53位于衬底12中并在沟槽23的下方。掺杂区52和53可以是源/漏(“S/D”)区并用作埋入位线。掺杂剂可以是p型掺杂剂(例如硼)或n型掺杂剂(例如磷或砷)。在一个实施例中，可以使用离子注入来引入掺杂剂。可以进行可选的热周期以激活掺杂剂。在另一个实施例中，随后的处理可以具有一个或多个能够激活掺杂剂的热周期。在沟槽22和23底部，掺杂区52和53的掺杂浓度至少近似为1E19原子/cm3。
之后可以形成电荷存储叠层68，包括介电层62、不连续存储元件64和介电层66，如图6中所示。在一个实施例中，可以在沟槽22和23的暴露表面上方形成介电层62之前，移除绝缘层32，上述的暴露表面包括沟槽22和23的壁和底部。在另一实施例中，将代替介电层62或者与介电层62结合地使用绝缘层32。介电层62可使用氧化或氮化气氛来热生长，或者使用常规化学气相沉积技术、物理气相沉积技术、原子层沉积技术或者其组合来进行沉积。如果热生长介电层62，那么在NVM阵列18中沟槽的外部不形成介电层62。如果沉积介电层62(未示出)，那么可以在工件的基本所有暴露表面上方沉积介电层62。介电层62可以包括二氧化硅、氮化硅、氧氮化硅、高介电常数(“高k”)材料(例如介电常数大于8)或其任意组合的一个或多个膜。高k材料可以包括HfaObNc、HfaSibOc、HfaSibOcNd、HfaZrbOcNd、HfaZrbSicOdNe、HfaZrbOc、ZraSibOc、ZraSibOcNd、ZrO2、其他含有Hf或含有Zr的介电材料、任一种前述的掺杂版本(掺杂镧的、掺杂铌的等)、或其任意组合。介电层62具有近似1至近似10nm范围内的厚度。介电层62的厚度和材料选择将基本上确定其介电特性。在一个实施例中，选择厚度和材料以使介电层62具有小于10nm的二氧化硅等效厚度。
之后在NVM阵列18上方形成不连续存储元件64。在一个实施例中，一部分不连续存储元件64至少位于沟槽22中，以及另一部分不连续存储元件64至少位于沟槽23中。单独的不连续存储元件64基本上相互物理地分离。不连续存储元件64可以包括能够存储电荷的材料如硅、氮化物、含金属材料、其他能够存储电荷的适合材料或者其任意组合。例如，不连续存储元件64可包括硅纳米晶或者金属纳米簇。在一个特定实施例中，可以在衬底12的暴露表面上方形成基本连续的非晶硅(amorphous silicon)层。可以将该基本连续层暴露到热或其他处理条件下，其能引起该层“起球(ball up)”或否则形成硅纳米晶。可以不掺杂、在沉积期间掺杂、或者在沉积之后掺杂不连续的存储元件64。在一个实施例中，不连续的存储元件64可由一种或多种材料形成，该一种或多种材料的特性在热氧化工艺期间不会被显著不利地影响。这种材料可包括铂、钯、铱、锇、钌、铼、铟-锡、铟-锌、铝-锡或其任意组合。这些材料中的每一种，除了铂和钯，可形成导电金属氧化物。在一个实施例中，每一个不连续存储元件64在任一维度上都不大于近似10nm。在另一个实施例中，不连续存储元件64可以更大，然而，不将不连续存储元件64形成得很大以致形成连续的结构(即，不将所有不连续存储元件64熔合在一起)。
之后在不连续存储元件64上方形成介电层66。介电层66可包括一个或多个介电薄膜，其中任一个可以是热生长的或是沉积的。介电层66可包括一种或多种材料中的任一种，或者可使用关于介电层62所描述的实施例中的任一个来形成。介电层66可具有与介电层62相比相同或不同的组成，并且可使用与介电层62相比相同或不同的形成技术形成。
之后在工件上方形成导电层72，如图7中所示。导电层72可包括一个或多个含半导体或者含金属的膜。在一个实施例中，导电层72包括通过化学气相沉积工艺沉积的多晶硅或非晶硅。在另一个实施例中，导电层72可包括一种或多种其他材料，或者可通过另一种工艺沉积。在一个特定实施例中，在沉积时掺杂导电层72，以及在另一个特定实施例中，在沉积后掺杂导电层72。导电层72的厚度足以至少基本上填满NVM阵列18中的沟槽。在一个实施例中，导电层72的厚度在近似50至近似500nm的范围内，并且在完成的器件中，当导电层72包括多晶硅或非晶硅时，导电层72的剩余部分具有至少1E19原子/cm3的掺杂剂浓度。
位于主表面13上并位于沟槽22和23外部的部分导电层72可以被移除，如图8和9中所示。在图8和其他顶视图中，一些介电或绝缘层未示出，以简化对NVM阵列18中特征之间位置关系的理解。导电层72的另外部分被移除，以使剩余材料凹陷到主表面13下方，并被包含在沟槽22和23内，以形成栅电极92和93，其每一个都具有位于主表面13下方的上表面。栅电极92位于沟槽22中不连续存储元件64的一部分上，以及栅电极93位于沟槽23中不连续存储元件64的另一部分上。在一个实施例中，栅电极92和93中的每一个都具有基本为矩形的形状，如从截面图所看到的。在一个特定实施例中，导电层72是未掺杂的多晶硅，如初始沉积的。之后通过常规技术来掺杂栅电极92和93，以使在完成的器件中，栅电极92和93具有至少为1E19原子/cm3的浓度。在另一实施例中，能够与硅反应以形成硅化物，并且可以包括Ti、Ta、Co、W、Mo、Zr、Pt的材料，其它合适的材料或者其任意组合，形成在栅电极92和93上，并发生反应以形成金属硅化物。
在一个特定实施例中，通过使用常规技术抛光来实现移除一部分导电层72，以暴露出抗氧化层16，之后是定时蚀刻。在另一实施例(未示出)中，移除通过蚀刻工艺完成而无需抛光。在另一实施例中，其是主表面13和栅电极92和93顶部之间高度差的凹陷在沟槽22和23深度的20％和80％之间。
通过常规技术来移除NVM阵列18中的保护层110的剩余部分，如图10中所示。在一个实施例中，垫层14是通过湿法蚀刻移除的氧化层，该湿法蚀刻底切不连续存储元件64，允许其被冲洗掉。在另一实施例(未示出)中，移除介电层66的暴露部分，暴露出不连续存储元件64，其之后经受额外的处理以将其从导电改变成电绝缘。在一个特定实施例中，不连续存储元件64是硅晶体，其被氧化以形成二氧化硅。在一个实施例中，该工艺中在这一点上，基本没有不连续存储元件64位于主表面13上或者沿着位于栅电极22和23顶部之上的沟槽22和23的壁。
之后在NVM阵列18上方形成包括栅极介电部分112和栅间介电部分114和115的绝缘层，如图11中所示。绝缘层可以包括一个或多个介电膜，其中的任一个可以是热生长的或是沉积的。绝缘层可包括任一种或多种材料或者使用关于介电层62所描述的任一个实施例来形成。绝缘层可以具有与介电层62相比相同或不同的组成，并可使用与介电层62相比相同或不同的技术来形成。栅间介电部分114和115的厚度会影响存储单元沟道区中的电场。设计电场来为每个存储单元提供最高的在沟道区中电场的变化，从而允许源极侧注入。在一个实施例中，栅间介电部分114和115的厚度在近似10至近似30nm的范围内。
导电层122形成在NVM阵列18上方，如图12中所示。导电层122可包括一个或多个含半导体或含金属的膜。在一个实施例中，导电层122是掺杂的多晶硅。在另一个实施例中，导电层122由含金属材料形成。在一个实施例中，导电层122的厚度在近似20到近似300nm的范围内。在另一个实施例中，当导电层122包括多晶硅或非晶硅时，导电层122具有至少近似1E19原子/cm3的掺杂剂浓度。
使用常规技术通过蚀刻来图形化导电层122，以形成导电线132和133，其包括栅电极，如图13中所示。导电线132和133可以至少部分位于沟槽22、沟槽23、在NVM阵列18中的一个或多个其他沟槽或者其任意组合中。在一个实施例中，导电线132和133的长度基本上垂直于NVM阵列18中的沟槽22和23的长度。可选的，在导电线132和133上形成能够与硅反应以形成硅化物(例如Ti、Ta、Co、W、Mo、Zr、Pt、其他合适材料或其任意组合)的材料，并发生反应以形成金属硅化物。在另一个实施例中，导电线132和133可以用作NVM阵列18的字线，其一部分用作多个位单元的栅电极。可选的，侧壁隔离物可以与导电线132和133相邻地形成。
在一个实施例中，NVM阵列18基本上是完成的。在一个实施例中，制作外围电连接(未示出)以接入NVM阵列18的导电部分。位于衬底12外围部分上面的保护层110可被移除，且另一个保护层(未示出)可形成在NVM阵列18上方，在外围区域中制造部件期间其可保护NVM阵列18。继续处理以形成基本完成的电子器件。使用一种或多种常规技术形成一个或多个绝缘层、一个或多个导电层以及一个或多个封装层。
在另一个实施例中，可以使用不同的NVM阵列18布局和互连方案。在该实施例中，可以使用前述任一个实施例进行通过在所有NVM阵列18(图12)上方形成导电层122的工艺。
可以图形化并蚀刻导电层122以形成导电线142至145，如图14中所示。导电线142至145能用作NVM阵列18中的字线。导电线142至145的长度基本上平行于沟槽22和23的长度。在一个实施例中，部分导电线142至145可以位于沟槽22和23的凹陷中。形成导电线142至145的组成和方法可以是关于形成导电线132和133所描述的任一种。可选的，侧壁隔离物146可以与导电线142至145相邻地形成。
如图15中所示的图形化的抗蚀剂层156形成在工件上方，以暴露出部分导电线142至145以及部分栅极介电部分112(图15中未示出)。在一个实施例中，在图形化的抗蚀剂层156中的开口基本上对应于随后在其上将形成位线的位置。将掺杂剂引入到部分衬底12中以形成掺杂区154，如图15中所示。掺杂剂可以是p型掺杂剂(如硼)或者是n型掺杂剂(如磷或砷)。在一个实施例中，可以使用离子注入引入掺杂剂。之后使用常规技术移除图形化的抗蚀剂层156。在一个实施例中，注入的掺杂剂通过一个或多个随后的热周期(thermal cycle)激活，其可以用于或可以不用于不同的主要目的，如氧化、沉积、退火、驱动或激活不同的注入掺杂剂。在一个实施例中，每一个掺杂区154都具有至少近似1E19原子/cm3的掺杂剂浓度。在特定实施例中，在完成的器件中，掺杂区154用作S/D区。
在一个实施例中，NVM阵列18现在除了电连接之外基本上是完成的。移除位于衬底12外围部分上的剩余部分保护层110(图15中未示出)，以及可在NVM阵列18上方形成另一保护层(未示出)，其在外围区域中制造部件期间可以保护NVM阵列18。可以使用一种或多种常规技术进行外围区域中的部件制造。在于外围区域中制造部件基本完成之后，可以移除位于NVM阵列18上的保护层。
继续处理以形成基本完成的电子器件，如图16和17中所示的。参考图17，层间介电层152通过常规技术形成于工件上方。层间介电层152被图形化以形成接触开口，该接触开口延伸到掺杂区154和图16和17中未示出的NVM阵列18的其他部分。层间介电层152可以包括绝缘材料，例如氧化物、氮化物、氧氮化物或者其组合。在具体实施例中，可以使用各向异性蚀刻以形成接触开口。
之后形成接触插塞162以及导电线164和165。导电线164和165的长度基本垂直于导电线142至145的长度，如图16中所示。在一个实施例中，导电线164和165是NVM阵列18的位线，以及导电插塞162是位线接触。参考图16，示出位于导电线164和165之间的部分衬底12。尽管于图16中未示出，但是掺杂区154位于该部分衬底12之间的导电线164和165下方。
在一个实施例中，导电插塞162在导电线164和165之前形成。在一个特定实施例中，导电层(未示出)形成在层间介电层152上方并基本填充了其中的接触开口。位于接触开口外部的部分导电层被移除，以形成导电插塞162。在一个实施例中，可进行常规化学机械抛光操作，并且在另一个实施例中，可进行常规蚀刻工艺。
之后沉积并图形化另一个绝缘层(未示出)以形成沟槽，在该沟槽位置处，随后将形成导电线164和165。可以在NVM阵列18中、NVM阵列18外部或者其组合中的位置上形成其他沟槽。在一个实施例中，在层间介电层152上方形成另一导电层，且其基本填充了绝缘层中的沟槽。位于绝缘层中沟槽外部的部分导电层被移除以形成导电线164和165。在一个实施例中，可以进行常规化学机械抛光操作，以及在另一个实施例中，可以进行常规蚀刻工艺。尽管图16和17中未示出，绝缘层可以位于导电线164和165之间的基本相同的高度处。在另一个实施例(未示出)中，使用常规双镶嵌工艺同时形成导电插塞162以及导电线164和165。
导电插塞162以及导电线164和165可以包括相同或不同的导电材料。导电插塞162以及导电线164和165中的每一个都可以包括掺杂的硅、钨、钛、钽、氮化钛、氮化钽、铝、铜、另一种合适的导电材料或其任意组合。在一个特定实施例中，导电插塞162包括钨，以及导电线164和165包括铜。可在相应的导电层(例如导电插塞162的钨以及导电线164和165的铜)之前形成可选的阻挡层、粘着层或其组合。任选的帽盖层(例如含金属的氮化物)可用于密封导电线164和165中的铜。
在另一实施例中(未示出)，可以形成并图形化另外的绝缘和导电层，以形成一个或多个另外高度的互连层。在已经形成最后一个互连层之后，在包括NVM阵列18和外围区域的衬底12上形成钝化层172。钝化层172可以包括一个或多个绝缘薄膜，如氧化物、氮化物、氧氮化物或其组合。
在另一个实施例中，可使用再一种NVM阵列18布局和互连方案。在该实施例中，可以使用关于图1至13的上述任一个实施例进行到形成导电线132和133(图13)的工艺。在一个实施例中，位于衬底12外围区域上的剩余部分保护层110(未示出)被移除，并且可以在NVM阵列18上方形成另一个保护层(未示出)，该保护层可在外围区域中部件制造期间保护NVM阵列18。可使用一种或多种常规技术进行外围区域中的部件制造。在于外围区域中制造部件基本完成后，可以移除位于NVM阵列18上的保护层。
在一个实施例中，外围区域和NVM阵列18的剩余处理可以基本上同时发生。在形成导电线132和133以及包括NVM阵列18和外围区域中的栅电极的其它导电线之后，将掺杂剂引入到衬底12中，以在导电线132和133之间并且在沟槽22和23的外部和邻近的位置处形成掺杂区182，如图18中所示。掺杂区182可以包括任一种或多种材料，或使用关于掺杂区154所描述的任一实施例来形成。掺杂区182可以具有与掺杂区154相比相同或不同的组成，以及可以使用与掺杂区154相比相同或不同的形成技术来形成。可选的，可以在形成掺杂区182中所使用的单独操作之前、之后或之间，与导电线132和133相邻地形成隔离物(spacer)(未示出)。在一个具体实施例中，可以形成任选的侧壁隔离物，如之前关于其他实施例所描述的。在一个实施例中，掺杂区182可用作完成的器件中的S/D区。在特定实施例中，每个掺杂区182都具有至少近似1E19原子/cm3的掺杂剂浓度。可选的，可使用常规技术从部分导电线132和133以及掺杂区182来形成金属硅化物。
之后，使用之前关于形成和图形化层间介电层152所描述的任一实施例，形成并图形化层间介电层152，以形成接触开口，如图19和20中所示。与之前实施例相比，接触开口的位置改变在于接触开口延伸到掺杂区182。
参考图19和20，如前所述，可以形成层间介电层152。之后使用如之前对于导电插塞162所描述的任一实施例，来形成导电插塞192。导电插塞192的位置不同于所示出的导电插塞162的位置。
参考图19和20，之后将绝缘层192沉积到层间介电层152和导电插塞192上，并将其图形化以形成沟槽，在该沟槽位置处，随后将形成导电线194至196。可以在VNM阵列18中、在VNM阵列18外部或者其组合的位置处形成其他沟槽。之后使用之前关于导电线164和165所描述的任一实施例来形成导电线194至196。导电线194至196可以用作NVM阵列18内的位线。导电插塞192以及导电线194至196的位置分别不同于所示出的导电插塞162以及导电线164和165的位置。导电线194至196的方向不同于导电线164和165的方向。导电线194至196的长度基本上垂直于导电线132和133的长度，如图19中所示。
在另一实施例(未示出)中，形成并图形化另外的绝缘和导电层，以形成另外高度的互连层。在已经形成了最后的互连层之后，在包括VNM阵列18和外围区域的衬底12上方形成钝化层172。钝化层172可以包括一个或多个绝缘膜，例如氧化物、氮化物、氧氮化物或其组合。
在另一个实施例中，可使用再一种NVM阵列18布局和互连方案。该布局和互连方案与图1至13和图18至20中所示的实施例是相似的，除了使用了虚地阵列体系结构，而不是导电线194至196。在阅读以下参考图21至25的描述之后，该布局和结构将更加显而易见。
在该工艺中的相对早期，开口210形成在保护层110中，以及沿着沟槽22和23外部的衬底12的主表面13形成掺杂区214、215和216，如图21和22中所示，其分别与图4和5相似。开口210以及掺杂区214、215和216可使用一个或多个常规技术来形成。开口210可在形成沟槽22和23之前或之后形成。例如，保护层110中的所有开口都可以基本同时形成。可以在开口210上方形成掩模(未示出)，以基本防止在开口210下方形成沟槽。在形成沟槽22和23之后可以移除掩模。在另一实施例中，在已经形成沟槽22和23之后，可以在开口210上方形成不同的掩模(未示出)，以及在形成开口210之后可以移除该不同的掩模。可以以与关于图3描述的实施例相似的方式，沿着开口210的底部形成绝缘层32。
可以使用关于掺杂区52和53所述的任一个或多个实施例来形成掺杂区214、215和216。与掺杂区52和53相比，掺杂区214、215和216的掺杂剂的种类、浓度和廓图以及形成可以相同或不同。在一个实施例中，掺杂区214、215和216可基本上与掺杂区52和53同时形成。每个掺杂区52、53、214、215和216具有基本上相互平行的长度并能用作埋入位线。与掺杂区214、215和216相比，掺杂区52和53位于衬底12中较深的高度处。
在再一实施例(未示出)中，不形成开口210。代替地，在形成沟槽22和23之后，在形成绝缘层32之前，移除在NVM阵列18中的剩余部分保护层110。可以在形成掺杂区52和53时形成掺杂区214、215和216。掺杂区214、215和216可延伸到沟槽22和23的壁。
在使用上述任一个实施例或实施例组合来形成掺杂区52、53、214、215和216之后，使用关于图6至13所述的任一个或多个实施例来继续处理。图23和24包括部分VNM阵列18的图示，并且基本完成了NVM阵列的形成。与图19至20中的导电线194至196相比，可使用掺杂区214至216代替导电线194至196。
在一个实施例中，制作外围电连接(未示出)以接入NVM阵列18的导电部分。可以移除位于衬底12的外围区上的保护层110，以及可以在NVM阵列18上方形成另一保护层(未示出)，其可以在外围区域中的部件制造期间保护NVM阵列18。可继续处理以形成基本完成的电子器件。使用一种或多种常规技术形成一个或多个绝缘层、一个或多个导电层和一个或多个密封层。
在另一实施例中，可以使用再一种NVM阵列18布局和互连方案。该布局和互连方案与图1至13和图18至20中所示出的实施例相似，除了多个位线位于沟槽22和23之间，并且在位线和位线下方的仅一些掺杂区之间进行电连接。在阅读以下参考图25至29的描述之后，布局和结构将更显而易见。
在该实施例中，可以使用之前关于图1至13所述的任一实施例来进行到形成导电线132和133(图13)的工艺。在一个实施例中，可以增加沟槽22和23之间的间隔，以允许适当形成与设计规则相符的位线和接触，如图25中所示。在另一实施例中，位于衬底12的外围区域上的保护层110的剩余部分(未示出)被移除，并且可以在NVM阵列18上方形成另一保护层(未示出)，其可以在于外围区域中部件制造期间保护NVM阵列18。可使用一种或多种常规技术进行外围区域中的部件制造。在外围区域中制造部件基本上完成之后，可移除位于NVM阵列18上的保护层。
如图26中所示的形成导电线132和133以及掺杂区222可以使用关于导电线132、133和掺杂区182所描述的任一种实施例来进行，如图18中所示。之后，使用之前关于形成和图形化层间介电层152所描述的任一个实施例，形成并图形化层间介电层152，以形成接触开口，如图27和28中所示。接触开口的位置改变在于接触开口延伸到掺杂区222。
参考图27和28，之后使用之前对于导电插塞192和导电线194至196所描述的任一种实施例来形成导电插塞232和导电线234至237。导电线234至237用作NVM阵列18中的位线。导电插塞232和导电线234至237的位置分别不同于所示出的导电插塞192和导电线194至196的位置。导电线234至237的方向基本上与导电线194至196的方向相同。导电线234和234的长度基本上垂直于导电线132和133的长度，如图27中所示。与导电线194至196不同，导电线234至237中的每一个都具有电连接，经由导电插塞232仅电连接至一些下方的掺杂区222。在一个特定实施例中，至下部掺杂区222的电连接在导电线235和236之间交替。参考图27，导电线235电连接到掺杂区222的中间行，并且导电线236电连接到掺杂区222的顶部和底部行。
在另一实施例(未示出)中，形成并图形化另外的绝缘和导电层以形成另外的互连层。在形成最后的互连层之后，在包括NVM阵列18和外围区域的衬底12上方形成钝化层172。钝化层172可以包括一个或多个绝缘膜，例如氧化物、氮化物、氧氮化物或其组合。
在另一替换实施例中，沟槽22和23中的栅电极可以具有与侧壁隔离物相似的形状。工艺可以开始于如图6中所示的工件。导电层252可以如图29中所示地沉积。在一个实施例中，导电层252是相对较薄、基本上共形的层。可以使用关于导电层72所述的任一个或多个实施例来形成导电层252。导电层252的厚度不足以填满NVM阵列18中的沟槽结构22和23。在一个实施例中，导电层252的厚度在近似10nm至近似100nm的范围内。
之后各向异性蚀刻导电层252可以形成如图30中所示的栅电极262和263。当形成时，在沟槽22和23内，栅电极262和263可以基本具有侧壁隔离物形状。尽管未示出顶视图，栅电极262和263是环形的，每个栅电极262和263都位于沿着沟槽22和23的周边位置。由此，对于每个沟槽22和23中的每个栅电极262和263具有对向弯曲表面的间隔开的左和右部份相互连接。之后可以完成处理NVM阵列18，如之前其他实施例所描述的。在一个实施例中，当形成导电线132和133时，可以使用另外的各向同性蚀刻部分以降低在随后形成的导电线132和133之间形成不希望的电连接或者泄漏路径的可能性。
在阅读本说明书之后，本领域技术人员将理解，可以使用关于衬底12掺杂部分的很多变化。作为NVM阵列18中存储单元的至少部分源/漏区的掺杂区域具有与衬底12相比相反的导电类型。如图中所示出的衬底12的部分可以位于或可以不位于一个或多个阱区中。这种阱区可以不同于外围区域(NVM阵列18外部)中一个或多个其它阱区。可以进行其他掺杂，这可能影响击穿电压、电阻率、阈值电压、热载流子生成、一种或多种其他电特性或者其任何组合。本领域技术人员将能够形成具有满足其需求或愿望的掺杂特性的电子器件。
NVM阵列18可以包括使用如之前所述的任一个布局的存储单元。描述电路示意图及对物理实施例的交叉引用，以更好地说明如何电构成和编程NVM阵列18中的存储单元。
图31包括关于图32中所示的实施例描述的实施例的电路示意图。在NVM阵列18中确定存储单元2711、2712、2721和2722的方向，如图31中所示。在图中，“BL”指的是位线，“GL”指的是栅极线，“CG”指的是控制栅极线，以及“SG”指的是选择栅极线。根据偏置条件，GL可以是CG或者SG。
参考图31，BL1 2762电连接到存储单元2711的S/D区和存储单元2721的S/D区。BL2 2764电连接到存储单元2711和2721的另一S/D区和存储单元2712的S/D区以及存储单元2722的S/D区。BL3 2766电连接到存储单元2712和2722的另一S/D区。GL1 2742电连接到存储单元2711的栅电极和存储单元2721的栅电极。GL2 2744电连接到存储单元2711和2721的其他栅电极和存储单元2712的栅电极和存储单元2722的栅电极。GL3 2746电连接到存储单元2712和2722的其他栅电极。SG1 2702电连接到存储单元2711的选择栅电极和存储单元2712的选择栅电极。SG2 2704电连接到存储单元2721的选择栅电极和存储单元2722的选择栅电极。存储单元2711包括电荷存储区27110和27111。存储单元2712包括电荷存储区27120和27121。存储单元2713包括电荷存储区27130和27131。存储单元2714包括电荷存储区27140和27141。
图32示出了对应于包括存储单元2711和2712的行的一部分NVM阵列18的物理实施例。图32基本上与图12相同，除了在图32中使用如电路示意图中所使用的附图标记。
存储单元2711和2712的电荷存储区于图31和32中示出。存储单元2711包括电荷存储区27110和27111，以及存储单元2712包括电荷存储区27120和27121。存储单元2721和2722包括相似的电荷存储区，但是在图31中没有特别指出该电荷存储区。在阅读相对应的关于如以下将描述的电子器件的操作之后，电荷存储区的意义对本领域技术人员是显而易见的。
图33包括具有用于如图31中所示的存储单元的一些工作电压的表格。“Pgm”表示编程。对电荷存储区27110和27111的引用指的是存储单元2711，以及更具体地，分别指的是编程或阅读在存储单元2711的左手侧栅电极和右手侧栅电极下方的不连续存储元件。虽然在图33中的表格以及本说明书中的其它表格中给出很多电压，但是也可使用其他电压。由于电压绝对值随着物理参数的变化而变化，因此在电压之间的相对值和比率而非其绝对值，是更相关的。
可以通过在衬底12和存储单元栅电极之间创建约12至16伏范围内的电势差来擦除如图31中所示出的所有存储单元。在一个实施例中，可以通过设置衬底12(或者其中的阱区)至近似+7伏、设置栅极线至-7伏并允许位线电浮置来进行擦除。SG1和SG2可以设置在-7伏或者允许其电浮置。在另一个实施例中，可以通过设置衬底12(或其中的阱区)至近似-7伏、设置栅极线至+7伏并允许位线电浮置来进行擦除。注意，用于衬底12和栅极线的电压不需要关于0伏对称。例如，可以使用+5伏和-9伏的组合。在阅读本说明书之后，本领域技术人员将能够确定用于满足其需求和愿望的擦除的一组电压。
图34包括关于图35中所示出的实施例所描述的实施例的电路示意图。在NVM阵列18中确定存储单元3011、3012、3013、3014、3021、3022、3023和3024的方向，如图34中所示。
参考图34，BL1 3062电连接到存储单元3011、3012、3013和3014的S/D区。BL2 3064电连接到存储单元3021、3022、3023和3024的S/D区。BL3 3066电连接到存储单元3011、3012、3021和3022的另一S/D区。BL4 3068电连接到存储单元3013、3014、3023和3024的另一S/D区。CG1 3082电连接到存储单元3011、3012、3021和3022的控制栅电极。CG2 3084电连接到存储单元3013、3014、3023和3024的控制栅电极。SG1 3002电连接到存储单元3011和3021的选择栅电极，SG2电连接到存储单元3012和3022的选择栅电极。SG3电连接到存储单元3013和3023的选择栅电极，以及SG4 3008电连接到存储单元3014和3024的选择栅电极。位单元3011包括电荷存储区30111。位单元3012含有电荷存储区30121。位单元3013包括电荷存储区30131。位单元3014包括电荷存储区30141。位单元3021包括电荷存储区30211。位单元3022包括电荷存储区30221。位单元3023包括电荷存储区30231。位单元3024包括电荷存储区30241。
如图34中所示出的，SG1 3002、SG2 3004、SG3 3006和SG4 3008中的每一个都电连接到仅一列存储单元。CG1 3082和CG2 3084中的每一个都电连接到多于一列存储单元，以及更具体地，电连接到两列存储单元。
图35示出了与包括存储单元3011、3012、3013和3014的行相对应的一部分NVM阵列18的物理实施例。图35基本上与图17相同，除了在图35中使用电路示意图中所使用的附图标记。图36包括具有用于如图34中所示的存储单元的一些工作电压的表格。在一个示意性实施例中，编程存储单元3012的电荷存储区30121。
可以通过在衬底12和存储单元的栅电极之间创建约12至16伏范围内的电势差来擦除如图34中所示的所有存储单元。在一个实施例中，可以通过设置衬底12(或者其中的阱区)至近似+7伏、将栅极线设置为-7伏并允许位线电浮置来进行擦除。SG1和SG2可以被设置成-7伏或允许电浮置。在另一实施例中，可以通过设置衬底12(或者其中的阱区)至近似-7伏、设置栅极线至+7伏并允许位线电浮置来进行擦除。注意，衬底12和栅极线所使用的电压不需要关于0伏对称。例如，可以使用+5伏和-9伏的组合。在阅读本说明书之后，本领域技术人员将能够确定用于满足其需求或愿望的擦除的一组电压。
图37包括关于图38中所示的实施例所描述的实施例的电路示意图。如图37中所示，在NVM阵列18中确定存储单元3311、3312、3313、3314、3321、3322、3323和3324的方向。
参考图37，BL1 3362电连接到存储单元3311的S/D区和存储单元3321的S/D区。BL2 3364电连接到存储单元3311和3321的另一S/D区及存储单元3312和3322的S/D区。BL3 3366电连接到存储单元3312和3322的另一S/D区及存储单元3313和3323的另一S/D区。BL4 3368电连接到存储单元3313和3323的另一S/D区及存储单元3314和3324的S/D区。BL5 3369电连接到存储单元3314和3324的另一S/D区。CG1 3382电连接到存储单元3311、3312、3321和3322的控制栅电极。CG2 3384电连接到存储单元3313、3314、3323和3324的控制栅电极。SG1 3302电连接到存储单元3311、3312、3313和3314的选择栅电极。SG2 3304电连接到存储单元3321、3322、3323和3324的选择栅电极。位单元3311包括电荷存储区33111。位单元3312包括电荷存储区33121。位单元3313包括电荷存储区33131。位单元3314包括电荷存储区33141。位单元3321包括电荷存储区33211。位单元3322包括电荷存储区33221。位单元3323包括电荷存储区33231。位单元3324包括电荷存储区3241。
如图37中所示出的，SG1 3302和SG2 3304中的每一个都电连接到仅一行存储单元。CG1 3382和CG2 3384中的每一个都电连接到多于一列存储单元，以及更具体地，电连接到两列存储单元。
图38示出了与包括存储单元3311、3312、3313和3314的行对应的一部分NVM阵列18的物理实施例。图38基本上与图20的实施例相同，除了在图38中使用了如电路示意图中所使用的附图标记。图39包括具有用于如图37中所示的存储单元的一些工作电压的表格。
可以通过在衬底12(或者其中的阱区)和存储单元的栅电极之间创建约12至极16伏范围内的电势差来擦除如图37中所示的所有存储单元。在一个实施例中，可以通过设置衬底12(或其中的阱区)至近似+7伏、设置栅极线至-7伏并允许位线电浮置来进行擦除。SG1和SG2可以设置成-7伏或允许电浮置。在另一实施例中，可以通过设置衬底12(或其中的阱区)至近似-7伏、设置栅极线至+7伏并允许位线电浮置来进行擦除。注意，用于衬底12和栅极线的电压不需要关于0伏对称。例如，可以使用+5伏和-9伏的组合。在阅读本说明书之后，本领域技术人员将能够确定用于满足其需求或愿望的擦除的一组电压。
可以通过图37中示出的电路示意图来表示关于图21至24所描述的实施例，并且实施例可以使用如图39中所列出的电压进行操作。
图40包括关于图41中所示的实施例描述的实施例的电路示意图。在NVM阵列18中确定存储单元3611、3612、3613、3614、3621、3622、3623和3624的方向，如图40中所示的。
参考图40，BL1 3662电连接到存储单元3611的S/D区和存储单元3621的S/D区。BL2 3664电连接到存储单元3611和3621的另一S/D区及存储单元3612和3622的S/D区。BL3 3666电连接到存储单元3612和3622的另一S/D区。BL4 3668电连接到存储单元3613和3623的S/D区。BL5 3670电连接到存储单元3613和3623的另一S/D区，以及存储单元3614和3624的S/D区。BL6 3672电连接到存储单元3614和3624的另一S/D区。CG1 3682电连接到存储单元3611、3612、3621和3622的控制栅电极。CG2 3684电连接到存储单元3613、3614、3623和3624的控制栅电极。SG1 3602电连接到存储单元3611、3612、3613和3614的选择栅电极。SG2 3604电连接到存储单元3621、3622、3623和3624的选择栅电极。位单元3611包括电荷存储区36111。位单元3612包括电荷存储区36121。位单元3613包括电荷存储区36131。位单元3614包括电荷存储区36141。位单元3621包括电荷存储区36211。位单元3622包括电荷存储区36221。位单元3623包括电荷存储区36231。位单元3624包括电荷存储区36241。
如图40中所示出的，BL1 3662、BL3 3666、BL4 3668和BL6 3672中的每一个电连接到仅一列存储单元。BL2 3664和BL5 3670中的每一个电连接到多于一列存储单元，以及更具体地，电连接到两列存储单元。
图41示出了与包括存储单元3611、3612、3613和3614的行对应的一部分NVM阵列18的物理实施例。图41基本上与图28相同，除了在图41中使用了如电路示意图中所使用的附图标记。图42包括具有用于如图40中所示的存储单元的一些工作电压的表格。
可以通过在衬底12和存储单元的栅电极之间创建约12至16伏范围内的电势差来擦除如图40中所示出的所有存储单元。在一个实施例中，可以通过设置衬底12(或者其中的阱区)至近似+7伏、设置栅极线至-7伏并允许位线电浮置来进行擦除。SG1和SG2可以被设置成-7伏或者允许电浮置。在另一个实施例中，可以通过设置衬底12(或者其中的阱区)至近似-7伏、设置栅极线至+7伏并允许位线电浮置来进行擦除。注意，用于衬底12和栅极线的电压不需要关于0伏对称。例如，可以使用+5伏和-9伏的组合。在阅读本说明书之后，本领域技术人员将能够确定用于满足其需求或愿望的擦除的一组电压。
关于NVM阵列18、其存储单元、位线和栅极线已经描述了很多细节。在阅读本说明书之后，本领域技术人员将理解可以颠倒行和列的方向。可以将沿着一行或多行在存储单元及其相关的位线、栅极线或其任意组合之间的电连接改变为沿着一列或多列。相似地，可以将沿着一列或多列的在存储单元和其相关的位线、栅极线或其任意组合之间的电连接改变为沿着一行或多行。
如在此所述的实施例在形成NMV阵列或其一部分中是有用的。在衬底中的沟槽内使用不连续存储元件允许形成较小存储单元并增加存储密度。与常规浮置栅极结构相反，不连续存储元件还可以允许在存储单元中存储更多比特。制造NVM阵列可使用现有材料和设备来实施。因此，工艺整合不需要为新设备开发新工艺或者必须解决材料不兼容的问题。可以形成存储单元以形成选择栅极线，以使得其在沟槽中至少部分凹陷。
可以使用源极侧注入来编程存储单元。可以选择集成介电部分114和115的厚度以及编程电压，以与电连接到位线的S/D区附近相比，允许在集成介电部分114和115附近生成相对较大的电场。源极侧注入允许编程时间与常规热电子注入相似，并与常规热电子注入相比具有较高的电子效率。
很多不同的方面和实施例都是可能的。以下来描述这些方面和实施例中的一些。在阅读本说明书之后，本领域技术人员将理解，这些方面和实施例仅是示意性的并且不限制本发明的范围。
在第一方面中，电子器件可以包括衬底，该衬底包括第一沟槽，该第一沟槽包括壁和底部，并从衬底主表面延伸。电子器件还可以包括不连续存储元件，其中第一部分不连续存储元件至少位于第一沟槽中。电子器件还可以包括第一栅电极，其中第一部分不连续存储元件的至少一部分位于第一栅电极和第一沟槽的壁之间。电子器件还可以进一步包括位于第一栅电极和衬底主表面上的第二栅电极。
在第一方面的一个实施例中，第一栅电极具有位于衬底主表面下方的上表面。在特定实施例中，第二栅电极至少部分延伸到第一沟槽中。在另一特定实施例中，电子器件还包括第三栅电极。衬底还包括与第一沟槽相间隔的第二沟槽，其中第二沟槽包括壁和底部，并从衬底的主表面延伸，以及第二部分不连续存储元件至少位于第二沟槽中。第三栅电极具有位于衬底主表面下方的上表面，其中第二部分不连续存储元件的至少一部分位于第三栅电极和第二沟槽壁之间。
在第一方面的更具体的实施例中，电子器件还包括位于衬底中第一沟槽下方的第一掺杂区，以及位于衬底中第二沟槽下方的第二掺杂区。在更具体的实施例中，电子器件还包括沿着衬底主表面位于第一和第二沟槽之间的第三掺杂区。在再一更具体的实施例中，第三掺杂区延伸到第一和第二沟槽的壁。在再一更具体的实施例中，第三掺杂区与第一和第二沟槽的壁相间隔。
在第一方面的另一更具体的实施例中，电子器件还包括第一电荷存储区，其包括在不连续存储元件的第一部分中的第一不连续存储元件，其中第一不连续存储元件较第一掺杂区更接近第一栅电极的上表面。电子器件还包括第二电荷存储区，该第二电荷存储区包括在不连续存储元件的第二部分中的第二不连续存储元件，其中第二不连续存储元件较第二掺杂区更接近第三栅电极的上表面，并且其中第二电荷存储区与第一电荷存储区相间隔。
在第一方面更具体的实施例中，第二栅电极位于第一栅电极、第三栅电极以及在第一和第二沟槽之间的一部分衬底上。在再一个具体实施例中，电子器件还包括第四栅电极，其中第二栅电极位于第一栅电极和在第一和第二沟槽之间的第一部分衬底上，以及第四栅电极位于第三栅电极和在第一和第二沟槽之间的第二部分衬底上。
在第一方面的另一实施例中，电子器件还包括位于沿着第一沟槽的壁和底部的第一介电层，以及位于第一部分不连续存储元件和第一栅电极之间的第二介电层。在再一实施例中，不连续存储元件包括硅纳米晶或金属纳米簇。在再一实施例中，电子器件还包括阵列，其中衬底包括多个沟槽，包括第一沟槽，并且在阵列中，不连续存储元件位于衬底的沟槽中。在特定实施例中，电子器件还包括位于第一栅电极上的第一介电层并包括在第一沟槽中的上表面，其中第一部分不连续存储元件与衬底主表面相互间隔，并且基本上没有不连续存储元件位于阵列中沟槽之间的衬底的主表面上。
在第一方面的再一实施例中，从截面图来看，第一栅电极具有基本为矩形的形状。在再一实施例中，从截面图来看，第一栅电极包括多个部分，并且第一栅极的该多个部分包括相互面对的弯曲外部表面。
在第二方面中，电子器件可以包括衬底，该衬底包括相互间隔的第一沟槽和第二沟槽，其中第一和第二沟槽中的每一个包括壁和底部并从衬底的主表面延伸。电子器件还可以包括不连续存储元件，其中第一部分不连续存储元件位于第一沟槽中，以及第二部分不连续存储元件至少位于第二沟槽中。电子器件还可以包括第一栅电极，其位于第一沟槽中并具有位于衬底主表面下方的上表面，其中第一部分不连续存储元件的至少一部分位于第一栅电极和第一沟槽的壁之间。电子器件还可以包括第二栅电极，其位于第二沟槽中并具有位于衬底主表面下方的上表面，其中第二部分不连续存储元件的至少一部分位于第二栅电极和第二沟槽的壁之间，以及位于第一栅电极或第二栅电极的至少一个上的第三栅电极。
在第二方面的一个实施例中，电子器件还包括沿着第一沟槽底部位于衬底中的第一掺杂区、沿着第二沟槽底部位于衬底中的第二掺杂区以及位于沿着第一和第二沟槽之间衬底主表面的第三掺杂区。
在第三方面中，电子器件可以包括衬底，该衬底包括相互间隔的第一沟槽和第二沟槽，其中第一和第二沟槽中的每一个都包括壁和底部并从衬底主表面延伸。电子器件还可以包括沿着第一沟槽底部位于衬底中的第一掺杂区、沿着第二沟槽底部位于衬底中的第二掺杂区以及位于沿着第一和第二沟槽的壁和底部的第二掺杂区。电子器件还可以包括不连续存储元件，其中第一部分不连续存储元件位于第一沟槽中，以及第二部分不连续存储元件位于第二沟槽中，第一和第二部分不连续存储元件与衬底主表面相间隔，并且基本没有不连续存储元件位于第一和第二沟槽之间衬底的主表面上。电子器件还可以进一步包括与第一和第二沟槽中的不连续存储元件相邻的第二介电层。电子器件还可以包括第一栅电极，其位于第一沟槽中并具有位于衬底主表面下方的上表面，其中第一部分不连续存储元件的至少一部分位于第一栅电极和第一沟槽的壁之间。电子器件还可以包括第二栅电极，其位于第一沟槽中并具有位于衬底主表面下方的上表面，其中第一部分不连续存储元件的至少一部分位于第一栅电极和第一沟槽的壁之间。电子器件还可以包括第三介电层，其包括位于第一沟槽中的第一栅电极上的第一部分和位于第二沟槽中的第二栅电极上的第二部分。电子器件还可以进一步包括位于第三介电层和第一栅电极或第二栅电极中至少一个上的第三栅电极，其中第三栅电极至少部分位于第一沟槽和第二沟槽中。
在第四方面中，用于形成电子器件的工艺可以包括在衬底中形成第一沟槽，其中第一沟槽包括壁和底部并从衬底主表面延伸，以及在衬底主表面上方和第一沟槽中形成不连续存储元件。该工艺还可以包括在形成不连续存储元件之后在第一沟槽中形成第一栅电极，其中不连续存储元件的第一不连续存储元件位于第一栅电极和第一沟槽的壁之间。该工艺可以进一步包括移除位于衬底主表面上的不连续存储元件，其中第一部分不连续存储元件保留在第一沟槽中。该工艺还可以进一步包括在移除不连续存储元件之后形成第二栅电极，其中第二栅电极位于第一栅电极和衬底的主表面上。
在第四方面的一个实施例中，形成第一栅电极包括形成第一栅电极，以使第一栅电极的上表面位于衬底的主表面下方。形成第二栅电极包括形成第二栅电极，以使一部分第二栅电极延伸到第一沟槽中。在另一实施例中，该工艺还包括在第二沟槽中形成第三栅电极。形成第一沟槽还包括形成与第一沟槽相间隔的第二沟槽，其中第二沟槽包括壁和底部并从衬底主表面延伸。形成不连续存储元件还包括在第二沟槽中形成不连续存储元件。形成第三栅电极包括形成第三栅电极以使得不连续存储元件的第二不连续存储元件位于第三栅电极和第二沟槽的壁之间。移除不连续存储元件包括移除位于衬底主表面上的不连续存储元件，其中不连续存储元件的第二部分保留在第二沟槽中。
在具体的实施例中，工艺还包括分别沿着第一和第二沟槽的底部形成第一掺杂区和第二掺杂区。在更具体的实施例中，该工艺还包括形成沿着衬底主表面在第一和第二沟槽之间的第三掺杂区。在更加具体实施例中，在形成第二栅电极之前形成进行第三掺杂区的形成。在再一更加具体实施例中，在形成第二栅电极之后进行第三掺杂区的形成。
在另一具体实施例中，移除不连续存储元件包括移除不连续存储元件以使第一不连续存储元件是第一电荷存储区的一部分，并较第一掺杂区更接近第一栅电极的上表面，以及第二不连续存储元件是第二电荷存储区的一部分，并较第二掺杂区更接近第三栅电极的上表面，其中第二电荷存储区与第一电荷存储区相间隔。
在再一具体实施例中，形成第二栅电极包括形成第二栅电极以使第二栅电极位于第一和第三栅电极上，并从顶视图来看，第一和第二沟槽的长度基本上垂直于第二栅电极的长度。在再一具体实施例中，该工艺还包括形成第四栅电极。形成第二栅电极包括形成第二栅电极以使第二栅电极位于第一栅电极上，以及形成第四栅电极包括形成第四栅电极以使第四栅电极位于第三栅电极上。从顶视图来看，第一沟槽的长度基本上平行于第二栅电极的长度，并且第二沟槽的长度基本上平行于第四栅电极的长度。
在第四方面的再一实施例中，该工艺还包括形成沿着第一沟槽的壁和底部的第一介电层，在形成不连续存储元件之后形成第二介电层，以及在形成第一栅电极之后形成第三介电层。在更加具体实施例中，形成第三介电层和移除位于衬底主表面上的不连续存储元件包括氧化第一栅电极和位于第一栅电极和衬底主表面之间高度处的不连续存储元件的暴露部分。
在第四方面的再一实施例中，形成第一栅电极包括在形成不连续存储元件之后形成导电层，抛光导电层以移除位于衬底主表面上的导电层的部分，以及使在第一沟槽中导电层凹陷以形成第一栅电极，以使得第一栅电极的上表面位于主表面下方。在再一实施例中，形成第一栅电极包括在形成不连续存储元件之后形成导电层，以及各向异性蚀刻导电层以形成第一栅电极，从截面图来看，第一栅电极具有侧壁隔离物形状。在再一实施例中，形成不连续存储元件包括形成硅纳米晶或形成金属纳米簇。
在第五方面中，用于形成电子器件的工艺可以包括在衬底中形成第一沟槽和第二沟槽，其中第一和第二沟槽相互间隔，并且第一和第二沟槽中的每一个都包括壁和底部，并从衬底的主表面延伸。该工艺还可以包括在衬底的主表面上方和在第一和第二沟槽中形成不连续的存储元件。该工艺还可以包括在形成不连续存储元件之后形成第一导电层，以及移除位于衬底主表面上的第一导电层的部分，以在第一沟槽中形成第一栅电极和在第二沟槽中形成第二栅电极。不连续存储元件的第一部分位于第一栅电极和第一沟槽的壁之间，以及不连续存储元件的第二部分位于第二栅电极和第二沟槽的壁之间。该工艺还可以进一步包括移除位于衬底主表面上的不连续存储元件，在移除位于衬底主表面上的不连续存储元件之后形成第二导电层，以及图形化第二导电层以形成位于衬底主表面以及第一栅电极或第二栅电极中的至少一个上的第三栅电极。
在第五方面的一个实施例中，该工艺还包括分别沿着第一和第二沟槽的底部形成第一掺杂区和第二掺杂区。在再一个实施例中，该工艺还包括形成第三掺杂区，第三掺杂区位于沿着衬底主表面在第一和第二沟槽之间。在再一实施例中，移除一部分第一导电层包括使第一和第二沟槽中第一导电层凹陷以形成第一和第二栅电极，以使第一和第二栅电极的上表面位于主表面下方。
在第六方面中，形成电子器件的工艺可以包括在衬底中形成第一沟槽和第二沟槽，其中第一和第二沟槽相互间隔，以及第一和第二沟槽中的每一个都包括壁和底部，并从衬底主表面延伸。该工艺还可以包括形成第一掺杂区和第二掺杂区，其中第一掺杂区沿着第一沟槽底部位于衬底中，以及第二掺杂区沿着第二沟槽底部位于衬底中。该工艺还可以包括形成沿着第一和第二沟槽壁和底部的第一介电层，在形成第一介电层之后形成不连续存储元件，以及在形成不连续存储元件之后形成第二介电层。该工艺还可以进一步包括在形成第二介电层之后形成第一导电层，以及图形化第一导电层以在第一沟槽中形成第一栅电极和在第二沟槽中形成第二栅电极。第一栅电极具有位于衬底主表面下方的上表面，其中不连续存储元件的第一部分位于第一栅电极和第一沟槽的壁之间，以及第二栅电极具有位于衬底主表面下方的上表面，其中不连续存储元件的第二部分位于第二栅电极和第二沟槽的壁之间。该工艺还可以进一步包括移除不连续存储元件的第三部分以留下剩余部分的不连续存储元件，包括不连续存储元件的第一部分和不连续存储元件的第二部分。不连续存储元件的第一部分位于第一沟槽中，以及不连续存储元件的第二部分位于第二沟槽中，不连续存储元件的第一和第二部分与衬底主表面相互间隔，并且基本上没有不连续存储元件位于第一和第二沟槽之间的衬底主表面上。该工艺还可以包括形成第三介电层，其中第一部分的第三介电层位于第一沟槽中的第一栅电极上，以及第二部分的第三介电层位于第二沟槽中的第二栅电极上。该工艺还可以包括在形成第三介电层之后形成第二导电层，并且图形化第二导电层以形成位于第三介电层上的第三栅电极，其中第三栅电极至少部分位于第一沟槽和第二沟槽中。
在第七方面中，电子器件可以包括基本上沿着第一方向定向的第一组存储单元，以及基本上沿着第一方向定向的第二组存储单元。电子器件还可以包括电连接到第一组存储单元的第一栅极线，以及电连接到第二组存储单元的第二栅极线，其中，当与第一栅极线相比较时，第二栅极线电连接到更多组沿着第一方向的存储单元。
在第七方面的一个实施例中，第一栅极线是选择栅极线，以及第二栅极线是控制栅极线。在具体实施例中，第一和第二组存储单元中的每个存储单元包括非易失性存储单元，其包括选择栅电极和控制栅电极。第一栅极线电连接到第一组存储单元的选择栅电极，以及第二栅极线电连接到第二组存储单元的控制栅电极。在更具体的实施例中，不连续存储元件位于第一和第二组存储单元的沟道区和控制栅电极之间，且基本上没有不连续存储元件位于第一和第二组存储单元的沟道区和选择栅电极之间。
在第七方面的另一实施例中，第一方向与行或列相关。在另一实施例中，第一栅极线电连接到一行或一列存储单元，以及第二栅极线电连接到两行或两列存储单元。在再一实施例中，电子器件还包括基本上沿着第一方向定向的第三组存储单元，其中，第一、第二和第三组存储单元位于与彼此相比不同行或不同列中。在第三组存储单元中的每一个存储单元都包括控制栅电极和选择栅电极，并且第二栅极线电连接到第二和第三组存储单元的控制栅电极。
在第七方面的具体实施例中，电子器件还包括第一位线、第二位线和第三位线，其中第一位线电连接到第一组存储单元，以及第二位线电连接到第二和第三组存储单元。第三位线电连接到第一存储单元，该第一存储单元是第一组存储单元的一部分而不是第二组存储单元的一部分，以及第三位线电连接到第二存储单元，该第二存储单元是第二组存储单元的一部分而不是第一组存储单元的一部分。在再一具体实施例中，第一和第二位线电连接到基本上沿着第一方向定向的存储单元，以及第三位线电连接到基本上沿着第二方向定向的存储单元，该第二方向基本垂直于第一方向。
在第八方面中，电子器件可以包括基本上沿着第一方向定向的第一组存储单元，以及基本上沿着第二方向定向的第二组存储单元，该第二方向基本垂直于第一方向。电子器件还可以包括电连接到第一组存储单元的第一栅极线，其中第一组存储单元包括不是第二组存储单元一部分的第一存储单元，以及是第二组存储单元一部分的第二存储单元。电子器件还可以包括电连接到第二组存储单元的第二栅极线，其中，与电连接到基本沿着第一方向定向的存储单元的第一栅极线相比，第二栅极线电连接到基本沿着第二方向定向的更多组存储单元。
在第九方面中，电子器件可以包括基本上沿着第一方向定向的第一组存储单元，以及基本上沿着第一方向定向的第二组存储单元。电子器件还可以包括电连接到第一组存储单元的第一位线，以及电连接到第二组存储单元的第二位线，其中与第一位线相比，第二位线电连接到沿着第一方向的更多组存储单元。
在第九方面的一个实施例中，第一和第二组存储单元中的每个存储单元都包括非易失性存储单元，其包括选择栅电极和控制栅电极。在具体实施例中，不连续存储元件位于第一和第二组存储单元的沟道区和控制栅电极之间，并且基本上没有不连续存储元件位于第一和第二组存储单元的沟道区和选择栅电极之间。在另一个实施例中，第一方向与行或列有关。
在第九方面的再一实施例中，电子器件还包括第三组存储单元，其中，第一、第二和第三组存储单元位于相互比较不同的行或不同的列中，第三组存储单元基本上沿着第一方向定向，以及第二位线电连接到第三组存储单元。在再一实施例中，第一位线电连接到一行或一列存储单元，以及第二位线电连接到两行或两列存储单元。
在第九方面的再一实施例中，电子器件还包括第一栅极线、第二栅极线以及第三栅极线。第一栅极线电连接到第一组存储单元，以及第二栅极线电连接到第二组存储单元。第三栅极线电连接到其是第一组存储单元一部分而不是第二组存储单元一部分的第一存储单元，并且第三栅极线电连接到其是第二组存储单元一部分而不是第一组存储单元一部分的第二存储单元。在更具体的实施例中，第一和第二栅极线中的每一个都是控制栅极线，以及第三栅极线是选择栅极线。
在另一更具体实施例中，第一和第二栅极线电连接到基本上沿着第一方向定向的存储单元，以及第三栅极线电连接到基本上沿着第二方向定向的存储单元，该第二方向与第一方向基本垂直。在再一更加具体实施例中，不连续存储元件位于第二和第三组存储单元的控制栅电极和沟道区之间，并且基本上没有不连续存储元件位于第一组存储单元的选择栅电极和沟道区之间。
注意，并不需要一般性描述或实例中的上述所有操作，可能不需要部分具体操作的，并且除了所描述的操作之外可以进行一个或多个进一步操作。而且，不必按照列出操作的顺序来实施操作。在阅读本说明书之后，本领域技术人员将能够确定什么操作可用于其具体需求或愿望。
已经参考一个或多个具体实施例描述了任一种或多种益处、一种或多种其他优点、一个或多个问题的一种或多种解决方案及其任意组合。然而，不应将益处、优点、问题的解决方案以及可能引起任何益处、优点或解决方案发生或者变得更明确的任何元件看作是任何或所有权利要求的关键的、必需的或者是重要的特征或要素。
上述公开的主题被认为是示意性的，而非限制性的，并且所述权利要求意图覆盖属于本发明范围内的所有这种修改、增强以及其他实施例。由此，本发明的范围由最宽允许的对以下权利要求及其等价物的解释来确定，至法律所允许的最大范围，而不受前述详细描述约束和限制。

Claims (20)

1.一种形成电子器件的工艺，所述工艺包括：
在衬底中形成第一沟槽，其中，所述第一沟槽包括壁和底部并从所述衬底的主表面延伸；
在所述衬底的主表面上方和所述第一沟槽中形成不连续存储元件；
在形成所述不连续存储元件之后，在所述第一沟槽中形成第一栅电极，其中，所述不连续存储元件的第一不连续存储元件位于所述第一栅电极和所述第一沟槽的壁之间；
移除位于所述衬底主表面上的不连续存储元件，其中，不连续存储元件的第一部分保留在所述第一沟槽中；
在移除所述不连续存储元件之后，形成第二栅电极，其中所述第二栅电极位于所述第一栅电极和所述衬底的主表面上。
2.如权利要求1所述的工艺，其中：
形成所述第一栅电极包括形成所述第一栅电极以使得所述第一栅电极的上表面位于所述衬底主表面下方；以及
形成所述第二栅电极包括形成所述第二栅电极以使得一部分第二栅电极延伸到所述第一沟槽中。
3.如权利要求1所述的工艺，进一步包括在第二沟槽中形成第三栅电极，其中：
形成所述第一沟槽进一步包括形成与所述第一沟槽相间隔的第二沟槽，其中所述第二沟槽包括壁和底部并从所述衬底的主表面延伸；
形成所述不连续存储元件进一步包括在所述第二沟槽中形成不连续存储元件；
形成所述第三栅电极包括形成所述第三栅电极以使得所述不连续存储元件的第二不连续存储元件位于所述第三栅电极和所述第二沟槽的壁之间；以及
移除所述不连续存储元件包括移除位于所述衬底主表面上的不连续存储元件，其中不连续存储元件的第二部分保留在所述第二沟槽中。
4.如权利要求3所述的工艺，进一步包括分别形成沿着所述第一和第二沟槽底部的第一掺杂区和第二掺杂区。
5.如权利要求4所述的工艺，进一步包括形成在所述第一和第二沟槽之间沿着所述衬底的主表面的第三掺杂区。
6.如权利要求5所述的工艺，其中在形成所述第二栅电极之前进行所述第三掺杂区的形成。
7.如权利要求5所述的工艺，其中在形成所述第二栅电极之后进行所述第三掺杂区的形成。
8.如权利要求3所述的工艺，其中移除所述不连续存储元件包括移除所述不连续存储元件以使得：
所述第一不连续存储元件是部分第一电荷存储区并较所述第一掺杂区更接近所述第一栅电极的上表面；以及
所述第二不连续存储元件是部分第二电荷存储区且较所述第二掺杂区更接近所述第三栅电极的上表面，其中，所述第二电荷存储区与所述第一电荷存储区间隔开。
9.如权利要求3所述的工艺，其中形成所述第二栅电极包括：
形成所述第二栅电极以使得：
所述第二栅电极位于所述第一和第三栅电极上；以及
从顶视图来看，所述第一和第二沟槽的长度基本上垂直于所述第二栅电极的长度。
10.如权利要求3所述的工艺，进一步包括形成第四栅电极，其中：
形成所述第二栅电极包括形成所述第二栅电极以使得所述第二栅电极位于所述第一栅电极上；
形成所述第四栅电极包括形成所述第四栅电极以使得所述第四栅电极位于所述第三栅电极上；以及
从顶视图来看：
所述第一沟槽的长度基本上平行于所述第二栅电极的长度；以及
所述第二沟槽的长度基本上平行于所述第四栅电极的长度。
11.如权利要求1所述的工艺，进一步包括：
形成沿着所述第一沟槽的壁和底部的第一介电层；
在形成所述不连续存储元件之后形成第二介电层；以及
在形成所述第一栅电极之后形成第三介电层。
12.如权利要求11所述的工艺，其中形成第三介电层和移除位于衬底主表面上的不连续存储元件包括氧化：
第一栅电极的暴露部分；和
位于第一栅电极和衬底主表面之间的高度处的不连续存储元件。
13.如权利要求1所述的工艺，其中形成所述第一栅电极包括：
在形成所述不连续存储元件之后形成导电层；
抛光所述导电层以移除位于所述衬底主表面上的导电层的部分；以及
使在第一沟槽中的所述导电层凹陷以形成第一栅电极，以使得第一栅电极的上表面位于主表面下方。
14.如权利要求1所述的工艺，其中形成所述第一栅电极包括：
在形成所述不连续存储元件之后形成导电层；以及
各向异性蚀刻所述导电层以形成所述第一栅电极，从截面图来看，所述第一栅电极具有侧壁隔离物形状。
15.如权利要求1所述的工艺，其中形成所述不连续存储元件包括形成硅纳米晶或者形成金属纳米簇。
16.一种形成电子器件的工艺，所述工艺包括：
在衬底中形成第一沟槽和第二沟槽，其中：
所述第一和第二沟槽彼此间隔；以及
所述第一和第二沟槽中的每一个都包括壁和底部并从所述衬底的主表面延伸；
在所述衬底主表面上方以及所述第一和第二沟槽中形成不连续存储元件；
在形成所述不连续存储元件之后形成第一导电层；
移除位于所述衬底主表面上的第一导电层的部分，以在所述第一沟槽中形成第一栅电极和在所述第二沟槽中形成第二栅电极，其中：
不连续存储元件的第一部分位于所述第一栅电极和所述第一沟槽的壁之间；以及
不连续存储元件的第二部分位于所述第二栅电极和所述第二沟槽的壁之间；
移除位于所述衬底主表面上的所述不连续存储元件；
在移除位于所述衬底主表面上的不连续存储元件之后形成第二导电层；以及
图形化所述第二导电层以形成位于衬底主表面以及所述第一栅电极或第二栅电极中至少一个上的第三栅电极。
17.如权利要求16所述的工艺，进一步包括形成分别沿着所述第一和第二沟槽的底部的第一掺杂区和第二掺杂区。
18.如权利要求17所述的工艺，进一步包括形成第三掺杂区，所述第三掺杂区沿着在所述第一和第二沟槽之间的衬底主表面。
19.如权利要求16所述的工艺，其中移除部分第一导电层包括使所述第一和第二沟槽中的所述第一导电层凹陷以形成所述第一和第二栅电极，以使得所述第一和第二栅电极的上表面位于所述主表面下方。
20.一种形成电子器件的工艺，所述工艺包括：
在衬底中形成第一沟槽和第二沟槽，其中：
所述第一和第二沟槽相互间隔；以及
所述第一和第二沟槽中的每一个都包括壁和底部并从所述衬底主表面延伸；
形成第一掺杂区和第二掺杂区，其中所述第一掺杂区沿着所述第一沟槽底部位于所述衬底中，而所述第二掺杂区沿着所述第二沟槽底部位于所述衬底中；
形成沿着所述第一和第二沟槽的壁和底部的第一介电层；
在形成所述第一介电层之后形成不连续存储元件；
在形成所述不连续存储元件之后形成第二介电层；
在形成所述第二介电层之后形成第一导电层；
图形化所述第一导电层以在所述第一沟槽中形成第一栅电极以及在所述第二沟槽中形成第二栅电极，其中：
所述第一栅电极具有位于所述衬底主表面下方的上表面，其中不连续存储元件的第一部分位于所述第一栅电极和所述第一沟槽的壁之间；和
所述第二栅电极具有位于所述衬底主表面下方的上表面，其中不连续存储元件的第二部分位于所述第二栅电极和所述第二沟槽的壁之间；
移除不连续存储元件的第三部分以留下所述不连续存储元件的其余部分，包括不连续存储元件的第一部分和不连续存储元件的第二部分，其中：
所述不连续存储元件的第一部分位于所述第一沟槽中；
所述不连续存储元件的第二部分位于所述第二沟槽中；
所述不连续存储元件的第一和第二部分与所述衬底主表面间隔开；以及
基本上没有不连续存储元件位于所述第一和第二沟槽之间的所述衬底主表面上；
形成第三介电层，其中：
该第三介电层的第一部分位于所述第一沟槽中的所述第一栅电极上；以及
该第三介电层的第二部分位于所述第二沟槽中的所述第二栅电极上；
在形成所述第三介电层之后形成第二导电层；以及
图形化所述第二导电层以形成位于所述第三介电层上的第三栅电极，其中所述第三栅电极至少部分位于所述第一沟槽和第二沟槽中。
CN2006800273197A 2005-07-25 2006-07-24 形成包括不连续存储元件的电子器件的工艺 Expired - Fee Related CN101253608B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/188,939 US7211487B2 (en) 2005-07-25 2005-07-25 Process for forming an electronic device including discontinuous storage elements
US11/188,939 2005-07-25
PCT/US2006/028579 WO2007014118A2 (en) 2005-07-25 2006-07-24 Process for forming an electronic device including discontinuous storage elements

Publications (2)

Publication Number Publication Date
CN101253608A true CN101253608A (zh) 2008-08-27
CN101253608B CN101253608B (zh) 2010-09-01

Family

ID=37679603

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800273197A Expired - Fee Related CN101253608B (zh) 2005-07-25 2006-07-24 形成包括不连续存储元件的电子器件的工艺

Country Status (7)

Country Link
US (1) US7211487B2 (zh)
EP (1) EP1911077A4 (zh)
JP (1) JP2009503860A (zh)
KR (1) KR20080035579A (zh)
CN (1) CN101253608B (zh)
TW (1) TW200741888A (zh)
WO (1) WO2007014118A2 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394686B2 (en) * 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Programmable structure including discontinuous storage elements and spacer control gates in a trench
US7262997B2 (en) 2005-07-25 2007-08-28 Freescale Semiconductor, Inc. Process for operating an electronic device including a memory array and conductive lines
KR100654560B1 (ko) * 2005-12-27 2006-12-05 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그 제조 방법
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7651916B2 (en) 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7911021B2 (en) * 2008-06-02 2011-03-22 Maxpower Semiconductor Inc. Edge termination for semiconductor devices
JP2010021492A (ja) * 2008-07-14 2010-01-28 Toshiba Corp 不揮発性半導体記憶装置およびその制御方法
US7692972B1 (en) 2008-07-22 2010-04-06 Actel Corporation Split gate memory cell for programmable circuit device
KR101095802B1 (ko) * 2010-01-07 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US8951892B2 (en) 2012-06-29 2015-02-10 Freescale Semiconductor, Inc. Applications for nanopillar structures
CN114864590A (zh) * 2015-08-24 2022-08-05 蓝枪半导体有限责任公司 存储器元件及其制造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4860070A (en) * 1987-01-09 1989-08-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising trench memory cells
US5705415A (en) * 1994-10-04 1998-01-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
TW326553B (en) * 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
US5824580A (en) * 1996-07-30 1998-10-20 International Business Machines Corporation Method of manufacturing an insulated gate field effect transistor
US5721448A (en) * 1996-07-30 1998-02-24 International Business Machines Corporation Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US5914523A (en) * 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
US6087222A (en) * 1998-03-05 2000-07-11 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical split gate flash memory device
US6074954A (en) * 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6172905B1 (en) * 2000-02-01 2001-01-09 Motorola, Inc. Method of operating a semiconductor device
US6320784B1 (en) * 2000-03-14 2001-11-20 Motorola, Inc. Memory cell and method for programming thereof
US6307782B1 (en) * 2000-04-03 2001-10-23 Motorola, Inc. Process for operating a semiconductor device
JP4834897B2 (ja) * 2000-05-02 2011-12-14 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
CN101179079B (zh) * 2000-08-14 2010-11-03 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
US6936887B2 (en) * 2001-05-18 2005-08-30 Sandisk Corporation Non-volatile memory cells utilizing substrate trenches
JP2003046003A (ja) * 2001-07-26 2003-02-14 Sony Corp 不揮発性半導体メモリ装置とその動作方法
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
KR100400079B1 (ko) * 2001-10-10 2003-09-29 한국전자통신연구원 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
US6818512B1 (en) * 2002-01-04 2004-11-16 Taiwan Semiconductor Manufacturing Company Split-gate flash with source/drain multi-sharing
JP2003309192A (ja) * 2002-04-17 2003-10-31 Fujitsu Ltd 不揮発性半導体メモリおよびその製造方法
TW583755B (en) * 2002-11-18 2004-04-11 Nanya Technology Corp Method for fabricating a vertical nitride read-only memory (NROM) cell
TW569435B (en) * 2002-12-17 2004-01-01 Nanya Technology Corp A stacked gate flash memory and the method of fabricating the same
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US6706599B1 (en) * 2003-03-20 2004-03-16 Motorola, Inc. Multi-bit non-volatile memory device and method therefor
US6754105B1 (en) * 2003-05-06 2004-06-22 Advanced Micro Devices, Inc. Trench side wall charge trapping dielectric flash memory device
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
US6861315B1 (en) * 2003-08-14 2005-03-01 Silicon Storage Technology, Inc. Method of manufacturing an array of bi-directional nonvolatile memory cells
US7098502B2 (en) * 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US20050148173A1 (en) * 2004-01-05 2005-07-07 Fuja Shone Non-volatile memory array having vertical transistors and manufacturing method thereof
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
US7196935B2 (en) * 2004-05-18 2007-03-27 Micron Technolnology, Inc. Ballistic injection NROM flash memory

Also Published As

Publication number Publication date
US7211487B2 (en) 2007-05-01
JP2009503860A (ja) 2009-01-29
EP1911077A4 (en) 2009-09-23
WO2007014118A3 (en) 2007-07-19
CN101253608B (zh) 2010-09-01
EP1911077A2 (en) 2008-04-16
WO2007014118A2 (en) 2007-02-01
TW200741888A (en) 2007-11-01
US20070020857A1 (en) 2007-01-25
KR20080035579A (ko) 2008-04-23

Similar Documents

Publication Publication Date Title
CN101253608B (zh) 形成包括不连续存储元件的电子器件的工艺
US7205608B2 (en) Electronic device including discontinuous storage elements
KR101358693B1 (ko) 불연속 저장 소자들을 포함하는 전자 디바이스
US7226840B2 (en) Process for forming an electronic device including discontinuous storage elements
TWI404172B (zh) 包含閘極線、位元線或其組合之電子裝置
US7619275B2 (en) Process for forming an electronic device including discontinuous storage elements
CN100547797C (zh) 半导体产品的制作方法
CN101647122B (zh) 包括位于不同高度的沟道区域的电子器件及其形成工艺
US20080048245A1 (en) Semiconductor device and manufacturing methods thereof
US7582929B2 (en) Electronic device including discontinuous storage elements
US20080173921A1 (en) Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US8193572B2 (en) Electronic device including trenches and discontinuous storage elements
US7471560B2 (en) Electronic device including a memory array and conductive lines
US7572699B2 (en) Process of forming an electronic device including fins and discontinuous storage elements
US12101936B2 (en) Three dimensional memory device and method of making thereof by forming channel and memory film after word line replacement
TWI396257B (zh) 包括不連續儲存單元之電子裝置
TWI265604B (en) Non-volatile memory and manufacturing method and operating method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100901

Termination date: 20180724

CF01 Termination of patent right due to non-payment of annual fee