CN101226957A - 半导体装置及半导体装置的制造方法 - Google Patents

Abstract

本发明提供一种可以抑制硅化反应进入到发射极层的半导体装置。该半导体装置(双极性晶体管100)，具备：扩散层(7)；硅化钴膜(9a)，其形成在扩散层(7)的表面上，由金属和半导体的金属半导体化合物构成；反应抑制层(8)，其形成在扩散层(7)和硅化钴膜(9a)之间，用于抑制从硅化钴膜(9a)扩散的金属的透过。

Description

半导体装置及半导体装置的制造方法

技术领域

本发明涉及半导体装置和半导体装置的制造方法，特别是涉及具备硅化物膜的半导体装置和半导体装置的制造方法。

背景技术

以往，公知有具备硅化物膜的半导体装置(例如，参见专利文献1)。

在上述专利文献1所公开的现有半导体装置中，在双极性晶体管的发射极电极的表面形成钴(Co)或钛(Ti)，通过进行热处理，形成硅化钴膜或硅化钛膜。另外，通过将发射极电极与金属和硅产生化学反应(硅化反应)后的金属半导体化合物，可以降低发射极电阻，且可以增大截止频率。进而，在发射极电极和发射极层之间的界面进行硅化反应，可以进一步降低发射极电阻，且可以进一步增大截止频率。

专利文献1：日本国特开2006-54409号公报。

但是，上述专利文献1中所公开的现有半导体装置中，在发射极电极和发射极层之间的界面，在对发射极电极进行硅化反应时，因为发射极电极和发射极层接触，所以存在硅化反应进入到发射极层甚至进入到基极层的问题。由此，因为发射极层和基极层短路，所以使晶体管失去功能。另外，发射极层不是整体，而是部分地被硅化时，因为与发射极层的基板垂直方向的深度减少，所以发射极层和基极层之间的载流子浓度的梯度增大。因此，引起基极电流的增大，而且使晶体管的放大率降低。其结果，晶体管的性能恶化。

发明内容

本发明是为了解决上述问题而做出，本发明目的之一，提供一种可以抑制硅化反应进入到发射极层的半导体装置。

本发明的技术方案一的半导体装置，具备：发射极层；发射极电极，其形成在发射极层的表面上，由金属和半导体的金属半导体化合物构成；和第一反应抑制层，其形成在发射极层和发射极电极之间，抑制自发射极电极开始扩散的金属的透过。

在本发明中，如上所述，通过在发射极层和发射极电极之间，具备用于抑制从发射极电极开始扩散的金属的透过的第一反应抑制层，在对发射极电极进行硅化反应到达发射极电极和发射极层之间的界面时，通过第一反应抑制层，可以抑制金属从发射极电极向发射极层的透过，因此可以抑制硅化反应进入到发射极层。

附图说明

图1是本发明第一实施方式的双极性晶体管的剖面图。

图2是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图3是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图4是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图5是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图6是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图7是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图8是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图9是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图10是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图11是用于说明本发明第一实施方式的双极性晶体管的制造工艺的剖面图。

图12是本发明第二实施方式的双极性晶体管的剖面图。

图13是本发明第三实施方式的半导体装置的剖面图。

图14是用于说明本发明第三实施方式的半导体装置的制造工艺的剖面图。

图15是本发明第四实施方式的半导体装置的剖面图。

图16是用于说明本发明第四实施方式的半导体装置的制造工艺的剖面图。

图17是本发明第五实施方式的半导体装置的剖面图。

图中符号说明：

7-扩散层(发射极层)，8、8b-反应抑制层(第一反应抑制层)，9a-硅化钴膜(发射极电极)，13-多晶硅膜(第二半导体层)，33、33b、45、46-栅极绝缘膜，34、47、50-栅极电极，49-半导体层(第三半导体层)。

具体实施方式

以下，参照附图，对本发明的实施方式进行说明。

(第一实施方式)

图1是本发明第一实施方式的双极性晶体管100的剖面图。

在双极性晶体管100中，在p型的硅基板1的表面形成有n型集电极层2。另外，在集电极层2的表面形成有使用STI(Shallow Trench Isolation)的元件分离区域3。另外，在集电极层2的表面上，隔以规定的间隔，形成一对p+型的扩散层4。另外，在被集电极层2的表面上的一对扩散层4所夹持的区域，作为基极区域使用，形成有由硅锗(SiGe)构成的SiGe层5。另外，在SiGe层5的表面上形成p型硅膜6。

另外，在硅膜6的表面上，形成n型的扩散层7。另外，扩散层7是本发明的“发射极层”的一例。另外，在扩散层7的表面上形成包括氮化钛(TiN)的反应抑制层8。另外，反应抑制层8是本发明“第一反应抑制层”的一例。

另外，在反应抑制层8的表面上，形成硅化钴膜9a作为发射极电极使用。另外，硅化钻膜9a是本发明“发射极电极”的一例。另外，在硅膜6和扩散层7的规定区域上、以及反应抑制层8和硅化钴膜9a的侧面上，形成氮化硅膜10。另外，在氮化硅膜10的表面上形成氧化硅膜11。另外，通过氮化硅膜10和氧化硅膜11构成侧壁膜12。另外，在扩散层4的表面上形成有硅化钴膜9b。

图2～图11分别是用于说明本发明第一实施方式的双极性晶体管100的制造工艺的剖面图。

首先，如图2所示，在硅基板1的表面，使用光刻(Iithography)和蚀刻形成使用STI的元件分离区域3。接着，从形成元件分离区域3的面的上方，在硅基板1的规定的区域，例如通过将磷(P)以大约500kev～大约4000kev的注入能量、和大约3.0×10¹³cm^-2到大约3.0×10¹⁵cm^-2的掺杂量进行离子注入，且经大约1000℃的热处理，形成集电极层2。

另外，代替上述离子注入和热处理的工序，也可以使用在硅基板1上，由掺杂了n型杂质后的硅外延层形成集电极层2之后，使用光刻和蚀刻形成STI等元件分离区域3。

接着，如图3所示，使用减压CVD(Chemical Vapor Deposition)法，在集电极层2和元件分离区域3的表面上，形成具有大约40nm厚度的SiGe层5和具有大约40nm厚度的硅膜6。另外，在SiGe层5和硅膜6，以大约1.0×10¹⁹cm^-3浓度掺杂硼(B)

另外，也可以使SiGe层5的Ge的浓度在SiGe层5内为固定，也可以是Ge的浓度从SiGe层5与硅膜6接触的一侧向集电极层2逐渐增加的倾斜型的曲线。此时，Ge的浓度，在与硅膜6接触一侧也可以实质上做成0％左右，且在与集电极层2接触的一侧优选为大约15％～大约20％左右。通过将Ge的浓度作为倾斜型的曲线，可以形成使电子加速的电势斜坡，因此可以缩短电子在SiGe层5中移动的移动时间。其结果，可以使双极性晶体管100高速动作。

接着，使用减压CVD法，在硅膜6的表面上形成由具有大约20nm以下、优选大约10nm以下的厚度的氮化钛(TiN)构成的反应抑制层8。另外，TiN的钛(Ti)的组成率为大约45％～大约55％。该组成率优选大约50％。另外，反应抑制层8，其薄膜的表面不是平坦的，而是由结晶的粒径为大约5nm～大约20nm左右的结晶粒组成的多晶体(多結晶)或微晶体(微結晶)构成。特别是，更优选由大约1nm～大约3nm的结晶粒构成。反应抑制层8以与硅膜6接触的方式形成，且硅膜6的表面的至少一部分由多晶体覆盖而构成。

接着，如图4所示，使用光刻法，设置抗蚀剂膜之后，以该抗蚀剂膜为掩模通过干蚀刻，除去作为基极层使用的SiGe层5、作为发射极层使用的硅膜6、反应抑制层8的规定区域。

接着，如图5所示，使用减压CVD法，在元件分离区域3和反应抑制层8的表面上依次形成具有大约200nm厚度的多晶硅膜21和具有大约100nm厚度的氮化硅膜22。另外多晶硅膜21例如通过将砷(As)或磷(P)以大约1.0×10²⁰cm^-3的浓度掺杂，形成为n型。

接着，如图6所示，使用光刻法，设置抗蚀剂膜后，通过干蚀刻，图案化氮化硅膜22、多晶硅膜21和硅膜6。此时，干蚀刻不进行到完全除去硅膜6为止，以在SiGe层5的表面上残留有硅膜6的状态结束。由此，硅膜6形成为剖面具有凸部的形状。此时多晶硅膜21加工成构成发射极电极的多晶硅膜21a、和形成于SiGe层5和硅膜6侧面的侧壁膜21b。另外，氮化硅膜22加工为氮化硅膜22a，起到在后续工序对多晶硅膜21a进行蚀刻时的掩模的作用。

接着，如图7所示，使用减压CVD法，以覆盖整个面的方式，形成具有大约10nm厚度的氮化硅膜10a。该氮化硅膜10a是通过在700℃的温度，对二氯硅烷(SiH₂CI₂)和氨(NH₃)的混合气体进行加热处理而形成的。另外，在氮化硅膜10a的表面上形成具有大约200nm厚度的氧化硅膜11a。该氧化硅膜11a是通过在720℃的温度，对四乙氧基硅烷(テトラエトキシシラン，TEOS)和氧(O₂)的混合气体进行加热处理而形成的。

接着，如图8所示，使用干蚀刻，通过深腐蚀(etch back)氧化硅膜11a的整个面，在硅膜6的凸部、多晶硅膜21a和氮化硅膜22a的周围形成氧化硅膜11。在该干蚀刻中，氮化硅膜10a对于氧化硅膜11a的蚀刻选择比为10以上，所以即使考虑氧化硅膜11加工时的制造偏差，也不会通过蚀刻除去氮化硅膜10a，由此，干蚀刻的蚀刻损害不会涉及到硅膜6，可以将SiGe膜5形成为按照设计的膜厚度。

接着，如图9所示，使用离子注入法，从氮化硅膜10a和氧化硅膜11的表面上，例如将BF2以大约1keV～大约30keV的注入能量和从大约1.0×10¹⁴cm²到大约5.0×10¹⁵cm^-2的掺杂量进行注入，以夹持SiGe层5的方式形成一对扩散层4。在该注入条件下，因为硼离子(B⁺)不通过多晶硅膜21a上的具有大约100nm厚度的氮化硅膜22a，所以多晶硅膜21a不会被注入硼离子(B⁺)。

接着，如图10所示，使用RTA(Rapid Thermal Anncal)通过在大约5秒～大约30秒期间进行大约1050℃的热处理，在硅膜6中扩散多晶硅膜21a的n型杂质，形成扩散层7。此时，杂质(硼)的原子半径，因为小到可通过由氮化钛(TiN)的结晶颗粒构成的反应抑制层8的程度，因此杂质可能通过反应抑制层8。由此，完成由扩散层4实现的发射极一基极接合部。

接着，如图11所示，通过使用磷酸在大约160℃的温度进行大约20分钟的处理，从而除去元件分离区域3、扩散层4、氮化硅膜22a、(参照图10)以及图中未示出的集电极电极上的规定表面上氮化硅膜10a。同样，通过除去多晶硅21a上的氮化硅膜22a，形成氮化硅膜10和氧化硅膜11构成的侧壁膜12。由此，仅在氧化硅膜11、硅膜6、扩散层7和多晶硅膜21a之间形成氮化硅膜10。这样，氮化硅膜10通过位于氧化硅膜11和硅膜6之间，实施热处理时，可以抑制硅膜6中所包括的杂质即硼(B)向氧化硅膜11的扩散。由此，在硅膜6中可以维持规定的硼(B)杂质浓度，因此可以得到具有按照设计的特性的双极性晶体管100。

接着，如图1所示，在多晶硅膜21a和扩散层4的表面上，形成未图示的钴(Co)层之后，通过进行热处理，形成硅化钻膜9a和9b。硅化钴膜9a为多晶硅和钴的金属半导体化合物，起到金属发射极电极的作用。将用于硅化反应的钴的膜厚做成200nm以上，由此可以使膜厚为200nm的多晶硅膜21a完全硅化。另外，剩余的钴使用湿蚀刻去除。

硅化钴膜9a和9b的面电阻值(シ一ト抵抗値)为大约5Ω/单位面积(Ω/□)，与以往的SiGe层5(扩散层4)的面电阻值的大约100Ω/单位面积相比为极低的电阻值。由此，可以降低内部基极层(SiGe层5和硅膜6中，具有与扩散层7同样的宽度的位于扩散层7的下部的部分)和与外部基极层(内部基极层以外的基极层)连接的未图示的基极电极之间所产生的寄生电阻

然后，图中未示出，将等离子体TEOS膜等的层间绝缘膜堆积在双极性晶体管100的表面上之后，对集电极电极部、基极电极部和发射极电极部的接触部开口。而且，通过形成Ti等构成的金属阻挡层、和Al或Al合金构成的导电层，从而形成第一实施方式的双极性晶体管100。

在第一实施方式中，如上所述，在扩散层7和硅化钴膜9a之间具备用于抑制自硅化钴膜9a开始扩散的钴的透过的反应抑制层8，因为由氮化钛(TiN)的结晶粒构成的反应抑制层8可以抑制原子半径大的钴(Co)的透过，所以可以抑制钴对扩散层7的扩散。另外，在颗粒边界扩大时，因为存在TiN，可以减少Co向TiN下方扩散的面积。由此，可以抑制硅化反应进入到扩散层7。其结果，因为可以确保扩散层7在硅基板1方向的深度，所以可以确保双极性晶体管100的放大率。由此，可以降低扩散层7的电阻，所以可以增大截止频率。

另外，在第一实施方式中，如上所述，发射极电极(硅化钴膜9a)用金属半导体化合物的硅化钴(金属硅化物)形成，可以容易地减少发射极电极和发射极层(扩散层7)之间的接触电阻。

另外，在第一实施方式中，如上所述，反应抑制层8由氮化钛(TiN)形成，因为金属氮化物即氮化钛的熔点高，且物质本身在化学方面稳定，因此可以抑制在硅化钴膜9a和反应抑制层8之间引起化学反应。由此，可以抑制钴对扩散层7的扩散、和扩散层7的硅化。

另外，在第一实施方式中，如上所述，反应抑制层8通过结晶颗粒构成的多晶体或微晶体形成，通过控制结晶颗粒的大小，可以抑制原子半径大的钻的通过，但可以通过原子半径小的硼，因此硼对硅膜6的扩散和硅化钴膜9a的硅化可以同时进行。由此，可以降低双极性晶体管100制造所需要的时间。

(第二实施方式)

图12是本发明第二实施方式的双极性晶体管110的剖面图。

在该第二实施方式的双极性晶体管110中，与上述第一实施方式不同，在扩散层7和反应抑制层8之间形成有多晶硅膜13。另外，多晶硅膜13为本发明的“第二半导体层”的一例。该多晶硅膜13被注入n型的杂质即砷(As)，通过增加热处理，多晶硅膜13中所包含的砷扩散到硅膜6。由此，构成为形成扩散层7。

另外，第二实施方式的其他的构成与上述第一实施方式同样。

在第二实施方式中，如上所述，通过在扩散层7和反应抑制层8之间，形成多晶硅膜13，因为不经由反应抑制层8，将多晶硅膜13所包含的砷扩散到硅膜6形成扩散层7，因此与经由反应抑制层8形成扩散层7的情况相比，可以可靠地进行砷对扩散层7的扩散。由此，因为可以确保扩散层7(发射极层)的深度，提高由扩散层7的深度影响的电流放大率。其结果，可以减小基极电阻，所以可以提高双极性晶体管110的性能。

(第三实施方式)

图13是本发明第三实施方式的半导体装置12的剖面图。

在该第三实施方式的半导体装置120中，与上述第一实施方式不同，在与双极性晶体管100同一基板上，形成有场效应型晶体管130。

在半导体装置120中，在硅基板1的表面，形成用于分离双极性晶体管100和场效应型晶体管130的、使用STI的元件分离区域3。另外，在硅基板1的表面，按照夹持沟道区域的方式隔以规定的间隔，形成作为场效应型晶体管130的源极/漏极发挥作用的杂质区域31和杂质区域32。

另外，在形成了场效应型晶体管130的区域的硅基板1的表面，形成自SiON、AlON、TiON、AlSiON以及HfON构成的组中选择的至少一种材料构成的栅极绝缘膜33。另外，在栅极绝缘膜33的表面上，形成Ti、Co或Ni的金属与Si或Ge半导体的化合物构成的栅极电极34。另外，栅极电极34的侧面形成侧壁(side wall)绝缘膜35。

图14是用于说明本发明第三实施方式的半导体装置120的制造工艺的剖面图。参照图14，对反应抑制层8和栅极绝缘膜33的氮化、硅化钴膜9a及栅极电极34的硅化进行说明。

如图14所示，使用溅射法，在硅膜6的表面上，形成多晶体或微晶体的钛(Ti)层8a。另外，使用溅射法，在硅膜6的规定区域上和杂质31以及杂质32的规定区域上，形成例如包含Hf的绝缘膜33a。另外，可以形成包含Si的绝缘膜来代替包含Hf的绝缘膜33a。

接着，经由使用氨、N₂O的氮化处理或使用等离子的氮化处理，对钛层8a和绝缘膜33a进行氮化处理。由此，通过同一氮化工序形成由氮化钛(TiN)构成的反应抑制层8和由HfON构成的栅极绝缘膜33。另外，代替包含Hf的绝缘膜33a在使用包含Si的绝缘膜的情况下，形成有由SiON构成的栅极绝缘膜33。通过在同一工序中进行对栅极绝缘膜33的氮化处理和对反应抑制层8的氮化处理，可以削减工序数量，且可以降低成本。

另外，双极性晶体管100的硅化钴膜9a(发射极电极)、和场效应型晶体管130的栅极电极34，如图13所示，在多晶硅膜21a(参照图11)，和硅化前的栅极电极(未图示)的表面，通过实施热处理例如形成钴，可以通过同一工序形成。

另外，双极性晶体管100的硅化钴膜9a中，从表面开始到反应抑制层8，因为杂质快速扩散，所以杂质浓度高且均一。因为可以抑制杂质在反应抑制层8更下层的扩散层7(发射极层)中的扩散，所以杂质的浓度，在反应抑制层8附近高，朝向基极层(SiGe层5和硅膜6)侧减少。通过使扩散层7成为浓度减小的杂质曲线，因为杂质的浓度越低杂质的扩散速度越小，因此可以减小元件特性对于热容量变化的偏差。

(第四实施方式)

图15是本发明第四实施方式的半导体装置140的剖面图。

在该第四实施方式的半导体装置140中，与上述第三实施方式不同，在场效应型晶体管150中形成反应抑制层8b。

在场效应型晶体管150中，在硅基板1的表面，形成由SiON构成的栅极绝缘膜33b。另外，在栅极绝缘膜33b的表面上，形成包含氮化钛(TiN)的反应抑制层8b。另外，反应抑制层8b是本发明“第二反应抑制层”的一例。另外，在反应抑制层8b的表面上，形成Ti、Co或Ni金属和Si或Ge的半导体的化合物构成的栅极电极34。另外，在反应抑制层8b和栅极电极34的侧面，形成侧壁绝缘膜35。

图16是用于说明本发明第四实施方式的半导体装置140的制造工艺的剖面图。参照图16，对反应抑制层8和反应抑制层8b的制造工艺进行说明。

在硅膜6的规定区域上和杂质区域31及杂质区域32的规定区域上，例如通过热氧化法形成由SiO₂构成的绝缘膜33b。

接着，使用减压CVD法，在硅基板1的整个面形成具有大约20nm以下优选大约10nm以下的厚度的氮化钛(TiN)构成的反应抑制层8。另外，TiN的钛(Ti)的组成率为大约45％～大约55％。另外，反应抑制层8其薄膜表面不平坦，优选由结晶的粒径为大约5nm～大约20nm左右的结晶粒组成的多晶体或微晶体构成。特别是，更优选为由大约1nm～大约3nm的结晶颗粒构成。接着，如图16所示，通过RIE法除去硅基板1的整个面所形成的反应抑制层8的规定区域。由此，在同一工序中形成在硅膜6的表面上形成的反应抑制层8和在栅极绝缘膜33b的表面上形成的反应抑制层8b。

在第四实施方式中，如上所述，通过在栅极绝缘膜33b和栅极电极34之间具备反应抑制层8b，可以抑制栅极电极34的耗尽。通过将该结构与反应抑制层8b在同一工序中形成，可以降低成本。

(第五实施方式)

图17是本发明第五实施方式的半导体装置160的剖面图。

在该第五实施方式的半导体装置160中，与上述第一实施方式不同，以与图中未示的双极性晶体管邻接的方式，形成p型场效应型晶体管170和n型场效应型晶体管180。

在半导体装置160中，在硅基板1的表面，形成用于分离双极性晶体管和场效应型晶体管170和场效应型晶体管180的、使用了STI的元件分离区域40。另外，在场效应型晶体管170中，在硅基板1的表面，按照夹持沟道区域的方式，隔以规定的间隔，形成作为场效应型晶体管170的源极/漏极发挥作用的P⁺型的杂质区域41和P⁺型的杂质区域42。

另外，在场效应型晶体管180中，在硅基板1的表面，按照夹持沟道区域的方式，隔以规定间隔，形成作为场效应型晶体管180的源极/漏极发挥功能的n⁺型的杂质区域43和n⁺型的杂质区域44。

另外，在形成了场效应型晶体管170的区域的硅基板1的表面，形成由HfON构成的栅极绝缘膜45，且在形成了场效应型晶体管180的区域的硅基板1的表面，形成由HfON构成的栅极绝缘膜46。

另外，在栅极绝缘膜45的表面上，形成由铂(Pt)硅化后的栅极电极47。另外，在栅极电极47的侧面，形成侧壁绝缘膜48。

另外，在栅极绝缘膜46的表面上，形成半导体层49。另外，半导体层49是本发明“第三半导体层”的一例。在半导体层49的表面上，形成由氮化钛(TiN)构成的反应抑制层8c。另外，反应抑制层8c，是本发明“第二反应抑制层”的一例。另外，构成为通过同一工序形成在双极性晶体管100中形成的反应抑制层8和在场效应型晶体管180中形成的反应抑制层8c。另外，在反应抑制层8c的表面上形成由铂(Pt)硅化后的栅极电极50。在半导体层49、反应抑制层8c、栅极电极50的侧面形成侧壁绝缘膜51。

作为高介电常数的栅极绝缘膜而被期望的HfO_X，Si或通常的硅化物的功函数在传导带侧牵制(ピニング，pinning)着费米能级(フエルミレベル)，容易使p型场效应型晶体管的阈值电压(Vt)上升，成为低电压驱动元件时的障碍。作为避免该问题的方法之一，公知有在栅极电极形成富含金属硅化物(メタルリツチシリサイド)，到栅极绝缘膜为止，形成金属的组成比大的硅化物的方法。由此，将栅极的执行功函数控制在接近金属本身的功函数的值。

在第五实施方式中，如上所述，在半导体装置160中，由铂对p型场效应型晶体管170的栅极电极47进行硅化，容易控制在栅极电极47中形成耗尽层，且可以实现p型场效应型晶体管170的栅极用功函数。另外，通过在n型的场效应型晶体管180中设置反应抑制层8c，因为从栅极电极50的表面到反应抑制层8c进行硅化，所以可以抑制在栅极电极50中形成耗尽层。另外，反应抑制层8c下的半导体层49，与栅极电极50相比因为形成金属组成比小的硅化物，所以容易实现n型场效应型晶体管180的栅极用的功函数。

另外，此次公开的实施方式，所有的都是示例，并不能认为是对本发明的限制。本发明的范围并不是上述实施方式所说明的，而是由权利要求的范围所表示，而且，包括在与权利要求的范围均等意思和范围内的所有变形。

例如，在上述第一实施方式～第五实施方式中，例示了由氮化钛(TiN)构成的反应抑制层，但是，本发明并不局限于此，也可以形成由氮化钽构成的反应抑制层。

另外，在上述第一实施方式～第五实施方式中，作为发射极电极(硅化钴膜9a)，例示了形成使钴与硅进行硅化反应后的硅化钴(Co)膜，但是，本发明并不局限于此，也可以形成将钛(Ti)或镍(Ni)与硅产生硅化反应后的硅化物膜。

另外，在上述第一实施方式～第五实施方式中，作为发射极电极(硅化钴膜9a)，例示了使钴与硅进行硅化反应后的硅化钴(Co)膜，但是，本发明并不局限于此，也可以使硅与金属硅化反应，形成发射极电极，也可以代替硅使用锗(Ge)形成发射极电极。

Claims (14)

1.一种半导体装置，具备：

发射极层；

发射极电极，其形成在所述发射极层的表面上，且由金属和半导体的金属半导体化合物构成；

第一反应抑制层，其形成在所述发射极层和所述发射极电极之间，用于抑制从所述发射极电极扩散的所述金属的透过。

2.根据权利要求1所述的半导体装置，其特征在于，

所述金属半导体化合物包括金属硅化物。

3.根据权利要求1或2所述的半导体装置，其特征在于，

所述第一反应抑制层包括氮化钽(TaN)或氮化钛(TiN)。

4.根据权利要求3所述的半导体装置，其特征在于，

所述第一反应抑制层由多晶体或微晶体形成。

5.根据权利要求1～4中的任一项所述的半导体装置，其特征在于，

还具备包含杂质的第二半导体层，其形成在所述发射极层和所述第一反应抑制层之间。

6.根据权利要求1～5中的任一项所述的半导体装置，其特征在于，

还具备：

栅极绝缘膜；

栅极电极，其形成在所述栅极绝缘膜的表面上，包括与构成所述发射极电极的所述金属半导体化合物相同材质的金属半导体化合物；及

第二反应抑制层，其形成在所述栅极绝缘膜和所述栅极电极之间，用于抑制从所述栅极电极扩散的金属的透过。

7.根据权利要求6所述的半导体装置，其特征在于，

还具备包含杂质的第三半导体层，其形成在所述栅极绝缘膜和所述第二反应抑制层之间。

8.一种半导体装置的制造方法，具备：

形成发射极层的工序；

在所述发射极层的表面上，形成用于抑制金属的透过的第一反应抑制层的工序；及

在形成所述第一反应抑制层之后，在所述第一反应抑制层的表面上形成由金属和半导体的金属半导体化合物构成的发射极电极的工序。

9.根据权利要求8所述的半导体装置的制造方法，其特征在于，

形成由所述金属和半导体的金属半导体化合物构成的发射极电极的工序，包括在所述第一反应抑制层的表面上形成硅层之后，通过使所述硅层与金属进行热反应，形成由金属硅化物构成的发射极电极的工序。

10.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，

所述第一反应抑制层由氮化钽(TaN)或氮化钛(TiN)形成。

11.根据权利要求8～10中的任一项所述的半导体装置的制造方法，其特征在于，

还具备：在形成所述第一反应抑制层的工序之前，在所述发射极层的表面上，形成含有杂质的第二半导体层的工序。

12.根据权利要求8～11中的任一项所述的半导体装置的制造方法，其特征在于，

还具备下述工序：

形成栅极绝缘膜；

在所述栅极绝缘膜的表面上，形成用于抑制金属的透过的第二反应抑制层；及

在所述第二反应抑制层形成后，在所述第二反应抑制层的表面上，形成栅极电极的工序，该栅极电极包含与构成所述发射极电极的所述金属半导体化合物相同材质的金属半导体化合物。

13.根据权利要求12所述的半导体装置的制造方法，其特征在于，

所述第一反应抑制层和所述第二反应抑制层通过同一工序形成。

14.根据权利要求12或13所述的半导体装置的制造方法，其特征在于，

还具备：

在形成所述第二反应抑制层的工序之前，在所述栅极电极的表面上，形成包含杂质的第三半导体层的工序。

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