CN101207074A - 具有金属元件的集成电路 - Google Patents
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Abstract
本发明提供一种集成电路工艺、一种集成电路和一种存储器元件。该集成电路包含有：基底、位于该基底上的金属元件，其中该金属元件包含金属材料，以及位于该金属元件上的复合元件，其中该复合元件包含该金属材料与掺杂。
Description
技术领域
本发明涉及一种集成电路工艺，尤指一种将金属元件制作于集成电路上的工艺。
背景技术
随着电子产品的日新月异，市场对于集成电路，如：存储器、微处理器、集成逻辑元件(integrated logic devices)、信号处理的需求也日益增加。在存储器方面，前述市场需求尤其反映在更高的存储容量以及更快的存取速度上。动态随机存取存储器(DRAM)是现今许多电子产品中不可或缺的关键元件。DRAM主要的作用原理是将数据储存于电容之中。虽然DRAM需要经常进行数据的更新，但因其具有成本、速度及容量上的优势，因此DRAM仍在存储器市场中占有一席之地，各类的电子商品中，例如：个人数字助理(PDA)、桌上型电脑、笔记型电脑到高阶伺服器，都可见DRAM的踪迹。
除了DRAM之外，其它常见的存储器包括：静态随机存取存储器以及快闪存储器，如：相变存储器(phase change RAM)、传导桥接存储器(conductivebridging RAM)以及磁阻随机存取存储器(magneto-resistive RAM)。
随着存储器体积日渐缩小，位于存储器中的金属元件亦必须随之缩小，以配合存储器元件的高集成度以及更高的存储器储存容量。前述的金属元件，例如：金属线路，用于电连结各种电子物件，如：电容、选择晶体管、驱动电路以及其它常见的电子元件。
根据已知技术，形成前述的金属元件的步骤包含：在金属层上形成掩模层；结构化该掩模层，形成元件图案；以及将该元件图案转移至金属层上，其中可利用蚀刻工艺进行前述的图案转移。在结构化该掩模层的过程中，掩模层必须与金属层紧密相贴，避免在图案转移至金属层时发生缺陷，例如：杂质问题或是布局缺陷。
因此，已知技术通常会于金属层与掩模层之间加入间质层(interstitiallayer)，以在结构化过程中使金属层与掩模层紧密相贴。然而，由于集成电路的元件尺寸缩小，使得间质层可能无法提供足够的粘合力，紧密的固定住金属层以及掩模层，因而造成结构化过程的失败，影响到元件的功能以及工艺成品率。
发明内容
根据本发明的优选实施例，本发明披露一种集成电路工艺，其包含：首先，提供基底，该基底上包含金属层，其中该金属层包含金属材料，然后形成第一复合材料层于该金属层上，其中该第一复合材料层包含该金属材料以及掺杂，接着形成第二复合材料层于该第一复合材料层上，其中该第二复合材料层与该第一复合材料层相邻，其中该第二复合材料层包含该掺杂以及掩模材料，之后形成第一掩模层于该第二复合材料层上，最后结构化这些材料层以形成该金属元件。
根据本发明的另一优选实施例，本发明披露一种集成电路，其包含：基底、位于该基底上的金属元件，其中该金属元件包含金属材料，以及位于该金属元件上的复合元件，其中该复合元件包含该金属材料与掺杂。
根据本发明的另一优选实施例，本发明披露一种存储器元件，其包含：基底、位于该基底上的导电元件，其中该导电元件包含金属材料，以及位于该导电元件上的复合元件，其中该复合元件包含该金属材料与掺杂。
附图说明
图1A至图1I绘示本发明的第一优选实施例的集成电路工艺的示意图。
图2A至图2D绘示本发明的第二优选实施例，其接续第一优选实施例的集成电路工艺。
图3A至图3C绘示本发明的第三优选实施例，其接续第一优选实施例的集成电路工艺。
附图标记说明
1 基底 2 金属层
3 第一复合材料层 4 第二复合材料层
5 掩模层 6 掩模层
20 图案化金属层 30 图案化第一复合材料层
40 图案化第二复合材料层 50 图案化掩模层
60 图案化掩模层
具体实施方式
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举优选实施方式，并配合所附图示，作详细说明如下。然而如下的优选实施方式与图示仅供参考与说明用，并非用来对本发明加以限制者。在以下详细说明中所使用的方向用词，如“上方”、“下方”、“前方”、“后方”，“前导”、“尾端”等，用于配合图示所描述的方向，然而，因本发明的优选实施例的各个组成元件可由多种方向来描述，因此所定义的方向用词的目的是让说明更简明，并非用来对本发明加以限制。此外，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明专利的涵盖范围。
本发明提供的集成电路的工艺，可以改善使用现有技术制作具有金属元件的集成电路、集成电路或是存储器元件所产生的问题。
图1A至图1I绘示本发明的第一优选实施例的集成电路工艺的示意图。如图1A所示，首先提供基底1，其中基底1可以包含电子物件，例如：晶体管、电容、电阻或接触器，其中前述的电子物件可利用蚀刻、曝光、显影、沉积以及/或是离子注入工艺来形成。前述的工艺可以为CMOS的部分工艺。
此外，基底1可以硅、砷化镓或是其它任何可用来制作集成电路的半导体材料。另外，基底1亦可包含N型或P型掺杂区，由此在基底1上形成导体或是绝缘区域。
如图1B所示，在基底1上形成包含金属材料的金属层2，其中该金属材料可以选自下列组：铝、金、铜、钛、钨、银、铂或是其它适合的导电材料，例如：多晶硅、重掺杂硅(highly-doped silicon)皆可提供与金属相似的导电度。金属层2可以作为位于基底1上的电子物件的接触器。
此外，金属层2的形成方式可以为物理气相沉积法(PVD)、溅镀法、热沉积法、或是等离子体加强化学气相沉积法(PECVD)。使用物理气相沉积法形成金属层2时，将其工艺压力控制在小于1托耳(torr)，优选者，压力约在毫托耳(milli-torrs)的范围内。而物理气相沉积法中所使用的气体其流量小于100 SCCM(standard cubic centimeters per minute)，优选者，其流量范围在数十个SCCM之内。其中前述的流量单位SCCM的定义为：气体在标准压力、标准温度的条件下，其每分钟的流量。此外，若是选择使用等离子体加强化学气相沉积法来形成金属层2，可以在原位(in-situ)形成多层金属层。
如图1C所示，形成第一复合材料层3于金属层2上，其中第一复合材料层3可以包含金属层2中所含有的金属材料以及一掺杂，其中前述的掺杂可以包含氮、氮化物、硫、砷、锑、铋或是其它适合的掺杂。
换句话说，第一复合材料层3可以包含由例如：铝、氮或是氮化铝所形成的复合材料，其中第一复合材料层3的形成方式可以为将掺杂驱入(drive-in)部分的金属层2，例如：金属层2的上方区域。将掺杂驱入金属层2的方式可以通过将金属层2曝露在掺杂中来达成。譬如利用等离子体将掺杂驱入金属层，或是利用掺杂迫净(purge)金属层2周围，亦可以达成将掺杂驱入金属层2的目的。在进行等离子体反应或是迫净时，金属层2的温度约会升高至350℃或是350℃以上。此外，在将掺杂驱入金属层2时，可以在原位(in-situ)进行，也就是说与形成金属层2的相同反应室如：PVD反应室中进行。或者是在异位(ex-situ)进行，也就是说驱入掺杂的反应室和形成金属层2的反应室不同。
此外，第一复合材料层3亦可以在进行物理气相沉积法工艺当中以反应性溅镀工艺形成。其可以在原位(in-situ)进行，也就是说在与形成金属层2的同一反应室，如：PVD反应室中进行。首先在基底1上形成金属层2，接着，将掺杂或是掺杂的前驱物加入反应室内以便进行反应性溅镀工艺。进行物理气相沉积工艺时，其压力控制在小于1托耳(torr)，优选者，压力约在毫托耳(milli-torrs)的范围内。而物理气相沉积工艺中所使用的气体包含掺杂，其流量小于100 SCCM，优选者，其流量范围在数十个SCCM的内。后续的材料层，例如：第二复合材料层或是掩模层可以在后续工艺中在另一反应室，例如：PECVD反应室，原位形成。第二复合材料层以及掩模层编号分别为4、5，其工艺将在后续分别配合图1D、图1F加以描述。
此外，第一复合材料层3亦可在同一反应室与金属层2利用等离子体加强化学气相沉积工艺原位形成。在等离子体加强化学气相沉积工艺中，利用改变等离子体反应气体的组成来形成金属层2以及第一复合材料层3。首先，反应气体中只含有用于形成金属层2的材料或是前驱物，接着将用于形成第一复合材料层3的掺杂或是前驱物加入反应气体中。
等离子体加强化学气相沉积法的实施条件为：压力介于1至10托耳，优选者，压力介于5至7托耳，电源功率介于300至2000瓦特，优选者，电源功率介于1000至2000瓦特的条件下产生等离子体，而在形成第一复合材料层3时，使用的反应气体可以为氮气、氨气或是氮气加氨气并且具有介于500 SCCM至20000 SCCM的流量，优选者，介于5000 SCCM至10000SCCM的流量，持续实施3至120秒，优选者，持续实施20至40秒。
如图1D所示，在第一复合材料层3上形成第二复合材料层4，其中第二复合材料层4的厚度介于2nm至100nm之间，根据本发明的优选实施例，第二复合材料层4的厚度介于5nm至50nm之间，根据本发明的另一优选实施例，第二复合材料层4的厚度介于10nm至30nm之间。此外，第二复合材料层4包含和第一复合材料层3的中相同的掺杂以及一掩模材料，掩模材料可以包含碳、硅或是氮化硅，其中碳可以为非结晶形的碳或是结晶形的碳，例如：多晶钻石(poly-crystalline diamond)。第二复合材料层4亦可以包含具有2％～15％浓度的掺氮碳(nitrogen-doped carbon)。
第二复合材料层4可以与第一复合材料层3以及金属层2在同一工艺阶段形成。例如：利用等离子体加强化学气相沉积法在同一反应室中，原位形成金属层2、第一复合材料层3与第二复合材料层4。在沉积的过程中，通过调整反应气体的组成，即可利用等离子体加强化学气相沉积法原位形成金属层2、第一复合材料层3与第二复合材料层4。
首先，在等离子体加强化学气相沉积工艺的反应气体中只含有形成金属层2的材料或是前驱物以及掺杂或是掺杂的前驱物。然而，最后进行到形成第二复合材料层4的阶段时，反应气体中所包含的形成金属层2的材料或是前驱物，被置换成形成第二复合材料层4的材料或是前驱物。其中等离子体加强化学气相沉积工艺的实施条件为：压力介于1至10托耳，优选者，压力介于5至7托耳，电源功率介于300至2000瓦特，优选者，电源功率介于1000至2000瓦特的条件下产生等离子体，而在形成第一复合材料层3的阶段时，等离子体可以为含氮等离子体，利用具有介于500SCCM至20000SCCM的流量的氮气或是氨气作为反应气体，根据本发明的另一优选实施例，反应气体的流量可以介于5000SCCM至20000SCCM。此外，等离子体加强化学气相沉积工艺于前述的条件下持续实施3至120秒，根据本发明的另一优选实施例，等离子体加强化学气相沉积工艺于前述的条件下持续实施20至40秒。
如图1E所示，在第二复合材料层4上形成一掩模层5，其中掩模层5的厚度介于100nm至600nm之间，根据本发明的优选实施例，掩模层5的厚度介于300nm至500nm之间，其中掩模层5可以包含第二复合材料层4中所包含的掩模材料以及亦可包含碳、硅、氮化硅。其中碳可以为非结晶形的碳或是结晶形的碳，例如：多晶钻石(poly-crystalline diamond)。而掩模层5可以作为硬掩模。
掩模层5可以与金属层2、第一复合材料层3以及第二复合材料层4在同一工艺阶段形成。例如：利用等离子体加强化学气相沉积工艺在同一反应室中，原位形成金属层2、第一复合材料层3、第二复合材料层4与掩模层5。在沉积的过程中，通过调整反应气体的组成，即可利用等离子体加强化学气相沉积工艺原位形成金属层2、第一复合材料层3、第二复合材料层4与掩模层5。
首先，在等离子体加强化学气相沉积工艺的反应气体中只含有形成金属层2的材料或是前驱物，接着，将掺杂或是掺杂的前驱物加入反应气体中。然后，进行到形成第二复合材料层4的阶段时，反应气体中所包含的形成金属层2的材料或是前驱物，被置换成形成第二复合材料层4的材料或是前驱物。其中用于形成第二复合材料层4的材料或是前驱物包含前述的掩模材料。其中等离子体加强化学气相沉积工艺的实施条件为：压力介于1至10托耳，优选者，压力介于5至7托耳，电源功率介于300至2000瓦特，优选者，电源功率介于1000至2000瓦特的条件下产生等离子体，而在形成第一复合材料层3的阶段时，等离子体可以为含氮等离子体，利用具有介于500 SCCM至20000 SCCM的流量的氮气或是氨气作为反应气体，根据本发明的另一优选实施例，反应气体的流量可以介于5000 SCCM至20000 SCCM。此外，等离子体加强化学气相沉积工艺在前述的条件下持续实施3至120秒，根据本发明的另一优选实施例，等离子体加强化学气相沉积工艺在前述的条件下持续实施20至40秒。
根据本发明的另一实施例，金属层2与第一复合材料层3可以在同一反应室中原位形成。例如：在PVD反应室内形成金属层2以及第一复合材料层3。另外，第二复合材料层4可以与掩模层在另一反应室中原位形成。例如：PECVD反应室。在沉积的过程中，通过调整反应气体的组成，即可利用PECVD原位形成第二复合材料层4以及掩模层5。
至此，材料叠层包含金属层2、第一复合材料层3、第二复合材料层4以及掩模层5已经完成，其中金属层2包含铝，第一复合材料层3包含铝和氮，第二复合材料层4包含碳和氮，掩模层5包含碳。
如图1F所示，形成掩模层6于掩模层5上，其中掩模层6包含图案化的光致抗蚀剂，该图案化的光致抗蚀剂通过将掩模层6经由选择性的曝光工艺所形成。此曝光光源包含紫外线、X光以及电子束。在曝光之后，将掩模层6浸入显影剂，接受光源照射的掩模层6不会溶于显影剂中，而未接受光源照射的掩模层6则会溶于显影剂中。光致抗蚀剂通常可分为正光致抗蚀剂和负光致抗蚀剂，正光致抗蚀剂，曝光后将会溶解于显影剂，而未曝光的部分，则无法被显影剂溶解。负光致抗蚀剂，曝光后不会溶解于显影剂，而未曝光的部分，则会被显影剂溶解。
正光致抗蚀剂经常使用于光刻工艺中，而本发明的掩模层6所包含的光致抗蚀剂为负光致抗蚀剂，其通常含有聚甲基丙烯酸甲酯(PMMApolymethylmethaacrylate)，使用电子束将其曝光。如图1G所示，经过曝光显影工艺之后，掩模层6即被图案化成具有布局图案的图案化掩模层60。此时，部分的掩模层5依然被图案化掩模层60所覆盖，但另一部分的掩模层5则曝露出来。
此外，掩模层6、60可以包含硅、氮化硅或氮氧化硅。掩模层6、60亦可以包含另一材料层，例如：抗反射层(anti-reflective coating)。
如图1H所示，以图案化掩模层60作为掩模图案化掩模层5。经过曝光显影工艺之后，掩模层5即成为图案化掩模层50。此时，部分的第二复合材料层4依然被图案化掩模层50所覆盖，但另一部分的第二复合材料层4则曝露出来。形成图案化掩模层50的方式可以为蚀刻法，例如：等向、非等向、选择性、干式或是湿式蚀刻。根据本发明的实施例，掩模层5可经由各向异性干蚀刻，例如：反应式离子蚀刻(reactive ion etching)，被图案化成图案化掩模层50。反应式离子蚀刻所使用的反应气体包含：氯、氟、溴、氢、溴化氢、氧、卤化烷(haloalkanes)、氟氯碳化物(chlorofluorocarbons)或是氢氟氯碳化物(hydrochlorofluorocarbons)。
如图1I所示，以图案化掩模层50作为掩模图案化第二复合材料层4。经过曝光显影工艺之后，第二复合材料层4即成为具有布局图案的图案化第二复合材料层40。此外，第二复合材料层4可通过与前述形成图案化掩模层50的相同的蚀刻技术来形成。再者，掩模层5以及第二复合材料层4亦可以在同一步骤蚀刻。
图2A至图2D绘示本发明的第二优选实施例，其接续第一优选实施例的集成电路工艺。
图2A绘示前述的第一优选实施例进行至图1I所描述的步骤。如图2B所示，去除图案化掩模层60，其中去除图案化掩模层60的方式可以使用有机溶液，例如：丙酮。
如图2C所示，图案化第一复合材料层3以及金属层2以形成具有布局图案的图案化第一复合材料层30以及图案化金属层20。此时部分的基底1被曝露出来而且亦可能被去除。形成图案化第一复合材料层30以及图案化金属层20的方式可以为蚀刻法，例如：等向、非等向、选择性、干式或是湿式蚀刻。根据本发明的实施例，第一复合材料层3以及金属层2可经由各向异性干蚀刻，例如：反应式离子蚀刻(reactive ion etching)，成为图案化第一复合材料层30以及图案化金属层20。其中反应式离子蚀刻所使用的反应气体与在图1H的工艺步骤中所使用的反应气体相同，不同之处为在图1H的工艺步骤中所使用的反应气体其中卤素(例如：氯、氟)的含量较低。此外，掩模层5以及第二复合材料层4、第一复合材料层3、以及金属层2亦可以在同一工艺步骤蚀刻。
如图2D所示，去除图案化掩模层50以及图案化第二复合材料层40，留下图案化第一复合材料层30以及图案化金属层20于基底1上。此时，图案化第一复合材料层30以及图案化金属层20即形成本发明所披露的金属元件于集成电路上。此外，去除图案化掩模层50以及图案化第二复合材料层40的方式可以为湿式或是干式蚀刻。湿式蚀刻可以使用以硫酸、双氧水、以及/或是氢氧化铵混合组成的Piranha溶液来移除基底上的图案化掩模层50以及图案化第二复合材料层40。而干式蚀刻则可以使用以氧以及/或是臭氧为反应气体的灰化工艺，此外灰化工艺亦可以配合等离子体使用。
图3A至图3C绘示本发明的第三优选实施例，其接续第一优选实施例的集成电路工艺。图3A绘示前述的第一优选实施例进行至图1I所描述的步骤。
如图3B所示，图案化第一复合材料层3以及金属层2以形成具有布局图案的图案化第一复合材料层30以及图案化金属层20。此时部分的基底1被曝露出来而且亦可能被去除。
第一复合材料层3以及金属层2可与掩模层5以及第二复合材料层4在同一工艺阶段原位将其图案化。其图案化的方式可以使用反应式离子蚀刻，其中反应式离子蚀刻所使用的反应气体与在图1H的工艺步骤中所使用的反应气体相同。不同的是，在图1H的工艺步骤中所使用的反应气体其中卤素(例如：氯、氟)的含量较低。
如图3C所示，去除图案化掩模层60、图案化掩模层50以及图案化第二复合材料层40，留下图案化第一复合材料层30以及图案化金属层20于基底1上。此时，图案化第一复合材料层30以及图案化金属层20即形成本发明所披露的金属元件于集成电路上。去除图案化掩模层60的方式可以为湿式蚀刻，例如：使用丙酮将图案化掩模层60去除。而去除图案化掩模层50以及图案化第二复合材料层40的方式，如同于图2D的步骤中所描述，可以为湿式或是干式蚀刻。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (10)
1.一种集成电路工艺，其中该集成电路包含金属元件，该工艺包含有：
形成多层材料层，其中形成这些材料层的步骤包含有：
提供基底，该基底上包含金属层，其中该金属层包含金属材料；
形成第一复合材料层于该金属层上，其中该第一复合材料层包含该金属材料以及掺杂；
形成第二复合材料层于该第一复合材料层上，其中该第二复合材料层与该第一复合材料层相邻，其中该第二复合材料层包含该掺杂以及掩模材料；
形成第一掩模层于该第二复合材料层上；以及
结构化这些材料层以形成该金属元件。
2.如权利要求1所述的工艺，其中结构化这些材料层的步骤包含有：
在该第一掩模层以及该第二复合材料层中形成开口；以及
以该第二复合材料层为掩模，去除部分的该第一复合材料层和该金属层。
3.如权利要求1所述的工艺，其中结构化这些材料层的步骤包含有：
在该第一掩模层中形成开口；以及
以该第一掩模层为掩模，去除部分的该第二复合材料层、该第一复合材料层和该金属层。
4.如权利要求1所述的工艺，其中结构化这些材料层的步骤包含有：
在该第一掩模层上形成第二掩模层；以及
在该第二掩模层上形成开口以结构化该第一掩模层。
5.如权利要求1所述的工艺，其中形成该第一复合材料层的方式包含将该金属层曝露在具有该掺杂的等离子体中。
6.如权利要求1所述的工艺，其中该第一复合材料层在第一工艺反应室形成，该第二复合材料层以及该第一掩模层在第二工艺反应室形成。
7.一种集成电路，包含：
基底；
位于该基底上的金属元件，其中该金属元件包含金属材料；以及
位于该金属元件上的复合元件，其中该复合元件包含该金属材料与掺杂。
8.一种存储器元件，包含：
基底；
位于该基底上的导电元件，其中该导电元件包含金属材料；以及
位于该导电元件上的复合元件，其中该复合元件包含该金属材料与掺杂。
9.如权利要求8所述的存储器元件，其中该导电元件与该存储器元件的一存储单元接触。
10.如权利要求8所述的存储器元件，其中该导电元件与一存储单元的一电容接触。
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