CN101207032A - 半导体器件 - Google Patents
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Abstract
本发明的实施方式涉及一种半导体器件及其制造方法。在实施方式中，制造半导体器件的方法包括：在半导体衬底上形成第一栅绝缘层；在第一栅绝缘层上执行第一等离子氮化；在第一栅绝缘层上形成第二栅绝缘层；在第二栅绝缘层上执行第二等离子氮化；在第二栅绝缘层上形成栅极金属材料；以及通过相继蚀刻栅极金属材料、第二栅绝缘层、以及第一栅绝缘层形成金属栅极图案。
Description
本申请要求在2006年12月19日提交的韩国专利申请号No.10-2006-0129997的优先权，在此并入其全部内容作为参考。
技术领域
本发明涉及一种半导体器件，更确切的说，涉及一种半导体器件及其制造方法。尽管本发明适用于广泛的应用范围，其尤其适于制造CMOS器件。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)可由栅极、源极、漏极、以及插入栅极和源/漏极之间的介质层组成，并可构造在硅衬底上。
可将MOSFET器件分类为pMOS(p沟道MOS)、nMOS(n沟道MOS)、以及CMOS型。曾经由于pMOS器件的良好的功率消耗和工艺控制的简化，主要将其应用于集成电路制造中。随着器件速度得到更大的关注，由于nMOS器件的载流子迁移率快于空穴迁移率大约2.5倍，nMOS将变为首选。
CMOS器件可具有多方面的缺点。例如，其集成密度和复杂的制造工艺比pMOS或nMOS器件差。然而，CMOS器件由于其具有较低的功率消耗而具有优势。
关于器件实现，将nMOS电路应用于器件的存储部分，而且将CMOS应用于外围电路部分。
由于小规模化已变得更重要，例如需要轻量化和纤细的半导体器件，MOSFET的尺寸可被按比例缩小。然而，晶体管的按比例缩小可能减小栅极的有效沟道长度，这可导致短沟道效应。短沟道效应可降低源极和漏极之间的击穿特性。
MOSFE T可将SiO2基栅极介质和掺杂多晶硅栅极用于90nm器件或90nm以下的器件。因此，MOSFET由于其栅漏电流可由于器件的按比例缩小而增加而具有缺点，。另外，多晶硅栅极可具有相当大的阻抗和增加的耗尽效应。这可在器件中引起各种局限。
为了克服这些局限，可应用具有金属栅和高k电介质的栅堆叠。
已做出很多努力来研究和发展可以克服各种由于用新栅极堆叠取代栅极材料引起的问题的器件。然而，使用需要低热量预算的高k电介质具有很多局限。
发明内容
本发明的实施方式涉及一种半导体器件，更确切的说，涉及一种半导体器件及其制造方法。各实施方式可适用于广泛的应用范围，并可特别适用于制造CMOS器件。
本发明的实施方式可涉及一种半导体器件及其制造方法，可使用金属栅和高k电介质层提供栅堆叠，该高k电介质层在形成栅极时具有成层结构。
本发明的实施方式可涉及一种半导体器件及其制造方法，通过这种方法，尽管应用栅堆叠，但是增强了例如栅漏电流等等的问题。
本发明的实施方式涉及一种半导体器件及其制造方法，其可为具有成层结构的高k电介质层提供等离子氮化物，这可防止绝缘层之间的反应并可提高介电常数。
根据本发明的实施方式，制造半导体器件的方法可包括：在半导体衬底上形成第一栅绝缘层；在第一栅绝缘层上执行第一等离子氮化；在第一栅绝缘层上形成第二栅绝缘层；在第二栅绝缘层上执行第二等离子氮化；在第二栅绝缘层上形成栅极金属材料；以及通过相继蚀刻栅极金属材料、第二栅绝缘层、以及第一栅绝缘层形成金属栅极图案。
根据本发明的实施方式，半导体器件可包括：半导体衬底；以及包括具有夹层结构形成于半导体衬底上的第一和第二绝缘层的金属栅极图案；以及形成于第二栅绝缘层上的栅极金属材料。
根据本发明的实施方式，可等离子氮化第一和第二栅绝缘层中的每一个，以具有较高浓度含量。根据本发明的实施方式，经等离子氮化的第一栅绝缘层图案可包括形成厚度为大约0～1nm的SiON。
根据本发明的实施方式，第二栅绝缘层图案可包括：属于HfSiOx系的高k电介质，例如包括fSiO、HfSiON以及HfO2，而且可形成厚度约为2～3nm的第二栅绝缘层图案。
根据本发明的实施方式，栅极金属材料可包括从由HfN、TaN和TiN组成的组中选择的一种，并将其形成为大约50～80nm的厚度。这可降低它的薄膜电阻。
附图说明
图1A至1D为说明根据本发明的实施方式的半导体器件及制造半导体器件的方法的截面图。
具体实施方式
图1A至1D为说明根据本发明的实施方式的制造半导体器件的方法的截面图。根据本发明的实施方式，示出了用于制造CMOS器件的工艺。
参照图1，可通过在半导体衬底110上执行热氧化形成栅绝缘层120。在实施方式中，可通过生成氧化硅(SiO2)层形成第一栅绝缘层120，例如通过在硅半导体衬底110上执行热氧化。
在实施方式中，可形成厚度为大约0～1nm的第一栅绝缘层120。这可在衬底110上形成高k电介质时防止高k电介质与硅接触而与之反应的问题。根据本发明的实施方式，高k电介质可由HfSiOx基物质形成，包括，例如，HfO2等等。
随后，可在由SiO2形成于衬底110上的第一栅绝缘层120上执行第一等离子氮化。在实施方式中，可在等离子功率设置为大约150～200W并提供大约1～10％含量的氮大约90～120秒的工艺条件下执行第一等离子氮化。
可根据由氧化硅形成的第一栅绝缘层120的厚度调整等离子氮化的工艺条件。在实施方式中，可根据氮含量调整工艺条件。在实施方式中，可执行第一等离子氮化将第一栅绝缘层120的SiO2转化为SiON。
根据实施方式，可以通过等离子氮化进一步降低EOT(电氧化厚度)。根据实施方式，可以首先最小化栅绝缘层120与随后形成的高k第二栅绝缘层之间的反应。例如，SiO2的第一栅绝缘层中可包括氮，而且，可提高相应的介电常数以降低第一栅绝缘层120的厚度。
参照图1B，可在已经过第一等离子氮化的第一栅绝缘层120上形成具有高介电常数(高k)的第二栅绝缘层130。在实施方式中，可通过ALD(原子层沉积)形成第二栅绝缘层130，其可保持很小的EOT，并应用高k电介质将其形成具有2-3nm的厚度。例如，可应用属于包括HfSiO、HfSiON、HfO2等等的HfSiOx系的高k电介质形成第二栅绝缘层130。
根据实施方式，高k的HfSiOx系绝缘层130具有相对高的介电常数并可很好的保持其特性。
可在高k第二栅绝缘层130上执行高浓度的第二等离子氮化。在实施方式中，可在等离子功率设置为大约150～200W并提供大约1～10％含量的氮大约90～120秒的工艺条件下执行第二等离子氮化。通过执行第二等离子氮化，可以最小化在高k第二栅绝缘层130和随后形成的栅极金属之间的界面上的反应，并可提高介电常数。
在实施方式中，可通过堆叠第一和第二栅绝缘层120和130，在半导体(硅)衬底110上形成具有成层结构的栅绝缘层100。
参照图1C，用于形成栅极的栅极金属材料140可形成于栅绝缘层100上，栅绝缘层100在半导体(硅)衬底上具有包括第一和第二栅绝缘层120和130的成层结构。在实施方式中，可由HfN、TaN和TiN中的一个形成栅极金属材料140，这可减少薄膜电阻。在实施方式中，可形成厚度为50～80nm的栅极金属材料140。
根据实施方式，可由金属材料取代多晶硅形成栅极金属材料140。这样做是为了多种原因。
例如，关于金属栅，损耗可得到最小化并可防止电容由于有效栅氧化层增加的厚度而引起的电容降低。
另外，由于不可以应用杂质，例如硼等的杂质的渗透成为可能。例如，在p+多晶硅栅极中，作为p型杂质的硼可渗透到下部区域中。
此外，金属栅具有有利的特性，例如较低的阻抗和耐热性。
参照图1D，可相继蚀刻栅极金属材料140、第二栅绝缘层130、以及第一栅绝缘层120，例如，应用光刻胶图案(图中未示出)。在实施方式中，可形成金属栅极图案150。在用于形成金属栅极图案150的蚀刻工艺中，可相继蚀刻各个层或可在原处处理栅极金属材料140、第二栅绝缘层130、以及第一栅绝缘层120。根据实施方式，可最优化蚀刻工艺以防止半导体(Si)衬底的表面被损毁。
根据实施方式，通过在每个配置成层结构的高k绝缘层上执行等离子氮化，可防止中间绝缘层反应，并可提高介电常数。
在实施方式中，通过应用金属栅，可克服关于现有工艺多晶硅栅极的多个问题。
根据实施方式，可获得多种效果或优势。
例如，实施方式可通过在每个设置了成层结构的高k绝缘层上执行等离子氮化降低EOT(电氧化厚度)。因此，可以最小化设置了成层结构的绝缘层之间的反应。而且，可以提高它们的介电常数。
另外，实施方式可包括金属栅，这可减小在现有技术多晶硅栅极中产生的栅漏电流。
此外，实施方式可提供包括金属栅和配置在成层结构中的高k电介质的新的栅堆叠，这可提高器件性能。
对本领域技术人员来说显然，在实施方式中可进行各种修改和改变。因此，该实施方式包含在所附权利要求书范围内的修改和变型。也可以理解，当提到一层在另一层或衬底“上”或“上方”时，其可直接位于另一层或衬底上，或者也可出现插入层。
Claims (20)
1.一种方法，包括：
在半导体衬底上方形成第一栅绝缘层；
对所述第一栅绝缘层执行第一等离子氮化；
在所述第一栅绝缘层上方形成第二栅绝缘层；
对所述第二栅绝缘层执行第二等离子氮化；
在所述第二栅绝缘层上方形成栅极金属材料；以及
通过蚀刻所述栅极金属材料、所述第二栅绝缘层、以及所述第一栅绝缘层形成金属栅极图案。
2.根据权利要求1所述的方法，其特征在于，可通过由热氧化在所述半导体衬底上生成Si02形成所述第一栅绝缘层。
3.根据权利要求1所述的方法，其特征在于，形成厚度为0～1nm的所述第一栅绝缘层。
4.根据权利要求1所述的方法，其特征在于，将等离子功率设置为150～200W执行所述第一等离子氮化90～120秒。
5.根据权利要求1所述的方法，其特征在于，在1～10％的氮含量下执行所述第一氮化。
6.根据权利要求1所述的方法，其特征在于，通过原子层沉积形成所述第二栅绝缘层。
7.根据权利要求1所述的方法，其特征在于，应用高k电介质形成厚度为2～3nm的所述第二栅绝缘层。
8.根据权利要求1所述的方法，其特征在于，所述第二栅绝缘层包括属于HfSiOx系的高k电介质。
9.根据权利要求8所述的方法，其特征在于，所述第二栅绝缘层包括HfSiO、HfSiON以及HfO2中的一个。
10.根据权利要求1所述的方法，其特征在于，将等离子功率设置为150～200W执行所述第二等离子氮化90～120秒。
11.根据权利要求1所述的方法，其特征在于，在氮含量为10～20％下执行所述第二氮化。
12.根据权利要求1所述的方法，其特征在于，在原处蚀刻所述栅极金属材料、所述第二栅绝缘层、以及所述第一栅绝缘层以形成所述金属栅极图案。
13.根据权利要求1所述的方法，其特征在于，所述栅极金属材料包括HfN、TaN和TiN中的至少一个。
14.根据权利要求1所述的方法，其特征在于，形成厚度为50～80nm的所述栅极金属材料。
15.一种器件，包括：
半导体衬底；以及
在所述半导体衬底上方的具有成层结构的包括第一和第二绝缘层的金属栅极图案，以及形成于所述第二栅绝缘层上方的栅极金属材料。
16.根据权利要求15所述的器件，其特征在于，在形成所述栅极金属之前等离子氮化每个所述第一和第二栅绝缘层。
17.根据权利要求16所述的器件，其特征在于，所述经等离子蚀刻的第一栅绝缘层图案包括形成厚度为0～1nm的SiON。
18.根据权利要求17所述的器件，其特征在于，所述第二栅绝缘层图案包括属于系得高k电介质，并且其中可形成厚度为2～3nm的所述第二栅绝缘层图案。
19.根据权利要求18所述的器件，其特征在于，所述第二栅绝缘层图案包括HfSiO、HfSiON以及HfO2中的一个。
20.根据权利要求18所述的器件，其特征在于，所述栅极金属材料包括HfN、TaN和TiN中的至少一个，而且其中形成厚度为50～80nm的所述栅极金属材料。
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| CN100550308C (zh) | 2009-10-14 |
| US20080142910A1 (en) | 2008-06-19 |
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| C06 | Publication | ||
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| GR01 | Patent grant | ||
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Granted publication date: 20091014 Termination date: 20121214 |