CN101142564A - 芯片上数据分组和对准 - Google Patents

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Abstract

本发明描述对从存储器芯片内部的多区段页读取的数据进行再分组的方法。因此，无用单元收集操作时间大大减少且总体系统性能增加。结构特征包含在芯片上寄存器之间选择性地传递页的个别数据区段的能力和在寄存器内使数据区段再对准的能力。

Description

芯片上数据分组和对准
技术领域
本发明涉及半导体非易失性数据存储系统结构及其操作方法的领域，且可应用于基于快闪电可擦除可编程只读存储器(EEPROM)的数据存储系统和其它类型的存储器系统。
背景技术
快闪EEPROM装置的普通应用是作为用于电子装置的大容量数据存储子系统。所述子系统通常实施为可插入多个主机系统中的抽取式存储器卡或在主机系统中的非抽取式嵌入存储装置。在这两个实施方案中，所述子系统包括一个或一个以上快闪装置和(通常)一子系统控制器。
快闪EEPROM装置包含晶体管单元的一个或一个以上阵列，每一单元能够非易失性地存储一个或一个以上数据位。因此，快闪存储器不需要电力来保留编程于其中的数据。然而，一旦已被编程，就必须在单元可以新数据值重新编程之前擦除所述单元。将单元的这些阵列分割成群组以提供读取、编程和擦除功能的有效实施。用于大容量存储装置的典型快闪存储器结构将大的单元群组布置成可擦除区块，其中一区块含有可一次擦除的最小数目的单元(擦除单位)。
在一种商业形式中，每一区块含有足够的单元以存储一个区段的用户数据加上一些关于用户数据和/或关于其被存储的区块的额外开销数据。在所述存储器系统的一个种类中，包括在区段中的用户数据的量是标准的512字节，但可以是某一其它大小。因为使单元的区块可个别地擦除所需的对所述个别单元区块彼此间的隔离在集成电路芯片上占据了空间，所以另一种类的快闪存储器使得所述区块显著更大，因此存在较少的所述隔离要求的空间。但因为还需要在更小的区段中处理用户数据，所以每一大区块经常进一步分割成为可个别寻址的页，其为用于读取和编程用户数据的基本单位；尽管写入页的大小不需要与读取页的大小相同，但下文中将其看待为相同的以便简化论述。每一页通常存储用户数据的一个区段，但一页可存储一部分区段或多个区段。“区段”在本文中用来指称作为单位传递到主机和从主机传递的用户数据的量。
大区块系统中的子系统控制器执行许多功能，其包括在由存储器子系统从主机接收的逻辑地址(LBA)与在存储器单元阵列中的实体区块号(PBN)和页地址之间的转译。此转译经常涉及使用逻辑区块号(LBN)和逻辑页的中间项。所述控制器还通过其经由接口总线发布给快闪存储器装置的一系列命令来管理低层级快闪电路操作。所述控制器执行的另一功能是通过各种方式，例如通过使用误差校正码(ECC)来维持存储到子系统的数据的完整性。
图1展示快闪存储器装置131的典型内部结构。主要特征包括用以介接到外部控制器的输入/输出(I/O)总线411和控制信号412，用以控制内部存储器操作的具有用于命令、地址和状态信号的寄存器的存储器控制电路450。包括快闪EEPROM单元的一个或一个以上阵列400，每一阵列具有其自身的行解码器(XDEC)401和列解码器(YDEC)402、一组读出放大器和编程控制电路(SA/PROG)454和数据寄存器404。目前，存储器单元通常包括作为存储元件的一个或一个以上传导性浮动栅极，但可改为使用其它长期电子电荷存储元件。所述存储器单元阵列可以为每一存储元件定义的两个电荷电平来操作，因此每一元件存储一个数据位。或者，可为每一存储元件定义两个以上的存储状态，在此种情况下，在每一元件中存储一个以上数据位。
必要时，提供多个阵列400，以及相关的X解码器、Y解码器、编程/核对电路、数据寄存器和类似物，例如1999年3月30日颁予的并转让给本申请案的受让人SanDisk公司的美国专利5,890,192所教示，所述专利以引用的方式并入本文中。相关的存储器系统特征描述于2002年7月30日颁予的并转让给本申请案的受让人SanDisk公司的美国专利6,426,893中，所述申请案也明确地以引用的方式并入本文中。这些专利描述在单一存储器芯片上具有称为平面或“四边形(quad)”的多个半自治阵列。
外部接口I/O总线411和控制信号412可包括以下各项：
CS-芯片选择            用于启动快闪存储器接口。
RS-读取选通            用于指示I/O总线正用于从存储器阵列传递数据。
WS-写入选通            用于指示I/O总线正用于将数据传递到存储器阵列。
AS-地址选通            用于指示I/O总线正用于传递地址信息。
AD[7:0]-地址/数据总线  此I/O总线用于在控制器与存储器控制450的快闪存储器命令、地址和数据寄存器之间传递数据。
除了这些信号外，所述存储器通常还具有存储子系统控制器可借以确定存储器正忙于执行某一任务的构件。所述构件可包括专用信号或当存储器正忙时可存取的内部存储器寄存器中的状态位。
此接口仅作为实例而给出，因为可使用其它信号配置来提供相同的功能性。图1仅展示一个具有其相关组件的快闪存储器阵列400，但多个所述阵列可存在于单一快闪存储器芯片上，所述阵列共享共同接口和存储器控制电路但具有单独的XDEC 401、YDEC402、SA/PROG 454和数据寄存器(DATA REG)404电路以便允许并行读取和编程操作。更一般化地，可存在一个或两个额外的所述数据寄存器，其通常布置成在第6,560,143号美国专利中进一步发展的那种主从布置，所述专利以引用的方式并入本文中。
通过数据寄存器404，经由数据寄存器到I/O总线AD[7:0]411的耦合，将数据从存储器阵列传递到外部控制器。数据寄存器404还耦合到读出放大器/编程电路454。耦合到每一读出放大器/编程电路元件的数据寄存器的元件的数目可取决于在存储器单元、快闪EEPROM单元中的每一存储元件中所存储的位的数目，所述单元各含有一个或一个以上作为存储元件的浮动栅极。如果存储器单元以多状态模式操作，那么每一存储元件可存储多个位，例如2或4。或者，存储器单元可以二进制模式(binary mode)操作以使得每一存储元件存储一个数据位。
行解码器401解码阵列400的行地址以便选择待存取的实体页。行解码器401经由内部行地址线419从存储器控制逻辑450接收行地址。列解码器402经由内部列地址线429从存储器控制逻辑450接收列地址。
图2展示典型非易失性数据存储系统的结构，在此种情况下采用快闪存储器单元作为存储媒体。在一种形式中，将此系统封装在具有沿着一侧延伸的电连接器的抽取式卡中，以当插入主机的插孔中时提供主机接口。或者，可将图2的系统以永久安装的嵌入电路或另外的形式嵌入主机系统中。所述系统使用执行高级主机和存储器控制功能的单一控制器101。快闪存储器媒体由一个或一个以上快闪存储器装置组成，每一所述装置通常在其自身的集成电路芯片上形成。系统控制器和快闪存储器由总线121连接，所述总线121允许控制器101载入命令、地址，并将数据传递到快闪存储器阵列和从所述快闪存储器阵列传递数据。(总线121包括图1的412和411。)控制器101与主机系统(未图示)介接，快闪存储器阵列与所述主机系统进行用户数据的来往传递。在图2的系统包括在卡中的情况下，主机接口包括在所述卡和主机设备上的相配的插头和插座组合件(未图示)。
控制器101从主机接收读取或写入在特定逻辑地址处开始的用户数据的一个或一个以上区段的命令。此地址可与或可不与存储器单元的区块中的第一实体页对准。
在一些具有划分成多个页的大容量存储器单元区块的现有技术系统中，需要将来自未经更新的区块的数据从原始区块复制到也含有由主机写入的新的、经更新的数据的新区块。在其它现有技术系统中，将旗标与用户数据一起记录在页中，且所述旗标用于指示原始区块中由新写入的数据所替代的数据页是无效的。Kevin Conley的2001年1月19日申请的第09/766,436号共同待决的专利申请案“Partial Block Data Programming andReading Operations in a Non-Volatile Memory”中描述了一种机制，通过所述机制可写入部分地替代存储在现有区块中的数据的数据，而无须复制来自现有区块的未改变的数据或编程先前已编程的页的旗标，所述专利申请案以引用的方式明确地并入本文中。
此类型的非易失性存储器系统正用于许多应用中，尤其是当封装在与主机系统可抽取地连接的封闭卡中时。目前商用存储器卡格式包括个人计算机存储器卡国际协会(Personal Computer Memory Card International Association，PCMCIA)、压缩快闪(CompactFlash，CF)、多媒体卡(MultiMediaCard，MMC)和安全数字(Secure Digital，SD)的存储器卡。这些卡的一个供应商是本申请案的受让人SanDisk公司。与所述卡一起使用的主机系统包括个人计算机、笔记本计算机、手持式计算装置、相机、音频重现装置，及其类似物。快闪EEPROM系统也用作嵌入在主机系统中的大容量存储装置(bulkmass storage)。
所述非易失性存储器系统包括浮动栅极存储器单元的一个或一个以上阵列和一系统控制器。所述控制器管理与主机系统的通信和存储器单元阵列的操作以存储和检索用户数据。将存储器单元一起分组成单元区块，单元区块是可同时擦除的单元的最小分组。将数据写入到一个或一个以上单元区块之前，擦除那些单元区块。通常在主机与存储器阵列之间以区段来传递用户数据。用户数据的区段可以是便于处理的任何量，优选地小于存储器区块的容量，通常等于标准磁盘驱动器区段大小，512字节。在一种商用结构中，存储器系统区块的大小被设定以存储用户数据的一个区段加上额外开销数据，所述额外开销数据包括例如用于存储在区块中的用户数据的误差校正码(ECC)、区块的使用历史、存储器单元区块的缺陷和其它实体信息的信息。转让给SanDisk公司的下列美国专利和待决的申请案中描述了此类型的非易失性存储器系统的各种实施方案，所述专利和申请案的每一者以全文引用的方式并入本文中：第5,172,338、5,602,987、5,315,541、5,200,959、5,270,979、5,428,621、5,663,901、5,532,962、5,430,859和5,712,180号专利，以及1997年8月7日申请的第08/910,947号申请案和1999年6月30日申请的第09/343,328号申请案。另一类型的非易失性存储器系统使用存储用户数据的多个区段的更大的存储器单元区块大小。
存储器单元阵列的一种结构方便地由在子阵列或单元的其它单位中且共享共同擦除栅极的一行或两行存储器单元来形成区块。SanDisk公司的第5,677,872号和第5,712,179号美国专利给出此结构的实例，所述专利全文并入本文中。尽管目前最普遍的是通过仅定义两个经编程的阈值电平来在每一浮动栅极单元中存储一个数据位，但趋势是通过建立两个以上的浮动栅极晶体管阈值范围来在每一单元中存储一个以上数据位。每浮动栅极存储两个数据位(四个阈值电平范围或状态)的存储器系统目前是可用的，对于将来的系统已构想每单元三个位(八个阈值电平范围或状态)和每单元四个位(十六个阈值电平范围)。当然，存储数据区段所需的存储器单元的数目随着在每一单元中存储的位的数目上升而下降。结合由单元结构和一般半导体处理的改进所导致的阵列的缩放(scaling)，此趋势使在一行单元的分段部分中形成存储器单元区块变得可行。如在SanDisk公司的第5,930,167号美国专利中描述，也可形成区块结构以使得能够在两个状态(每一单元一个数据位)或在某多个(例如，四个)状态(每一单元两个数据位)中选择存储器单元的每一者的操作，所述专利以全文引用的方式并入本文中。
除了增加所述非易失性存储器的容量外，还在寻求通过增加其性能和减少其对误差的敏感度来改进所述存储器。例如上述的使用大区块管理技术的存储器的存储器对存储器的文件系统执行许多数据管理技术(包括无用单元收集)，以便更有效地使用存储器区域。所述无用单元收集方案涉及包括从存储器中的一个(或多个)位置读取数据和将其重写到另一存储器位置的数据再定位过程。(除了以上并入的参考案中的许多参考案外，无用单元收集进一步论述于(例如)2002年11月第37卷第11期的IEEE Journal ofSolid-State Circuits第1493-1501页，K.Imamiya等人的“A 125-mm21-Gb NAND FlashMemory With 10-MByte/s Program Speed”中，其以全文引用的方式并入本文中。)此数据再定位时间是对所有无用单元收集例行程序的主要影响因素。现有技术的方法将数据再定位操作描述为在将数据写入到新位置之前连续的数据读取，接着是(如果必要)数据完整性检查和误差校正，使得存在数据传递和验证的较大的恒定性能损失。在有数据误差的情况中，在写入前必须花费额外的时间来校正数据。
其它现有技术的方法利用芯片上复制特征，将数据从一个位置写入到另一位置而不预检查数据完整性。所述方法描述于(例如)2002年11月第37卷第11期的IEEE Journalof Solid-State Circuits第1502-1509页，J.Lee等人的“High Performance 1-Gb NAND FlashMemory With 0.12μm Technology”中，其以全文引用的方式并入本文中。完整性检查与数据写入同时完成，使得在有误差的情况中，需要损失大量性能和中断时间/等待时间以重写整个区块的机率很高。
特定芯片上复制机制展示于图3中，且在第6,266,273号美国专利中更详细地提出。如在图3中由步骤(1)所指示，将数据集从源位置读取到读取/编程从数据寄存器(slavedata register)。图3中展示的结构为其数据寄存器使用主从配置，且数据集的所读取的副本在步骤(2)中传递到主寄存器(master register)。在步骤(3)中，经复制的数据集随后被再定位到目的地位置，且视需要，同时从主数据寄存器将其传递到控制器。此技术允许芯片上再定位，同时还将数据的副本传递到可检查所述数据副本的控制器。
多平面小区块或大区块存储器的结构允许多区段读取和编程，其中读取和编程的单位(或“页”)由多个数据区段组成。当这些区段中的一些区段中的数据被更新时，这可导致页的一些区段为当前的而其它区段过时。在当前技术中，当执行芯片上复制操作时，读取并接着重写整个页。因此，现有技术方法在合并存储器中随机散布或未对准的数据以及将此数据向另一位置再定位(无用单元收集操作)方面帮助不大；如果待再定位的数据需要进行再分组，那么必须将其传递到控制器并传回以用于任何此种数据再分组。因此，如果芯片上数据再定位操作可经改进以包括这种数据再对准，那么可大大改进此类存储器系统的操作。
发明内容
根据本发明的一个主要方面，简要地且大体上来说，本发明描述对从存储器芯片内部的多区段页读取的数据进行再分组的方法。通过在存储器上的数据寄存器内合并所述存储器中随机散布或未对准的数据并将此数据再定位到另一位置，无用单元收集操作时间大大减少且总体系统性能增加。
在第一主要方面，存储器结构的特征在于数据寄存器(例如，主-从配置)，其中可使用掩蔽机制来选择性地传递页的个别数据区段。在另一方面，存储器结构允许在存储器的寄存器的一者内使数据区段再对准；例如，允许存储在寄存器中的数据页内区段的循环旋转。在第三方面，与数据再对准同时，可将数据传递到控制器，在控制器中可执行误差检测和校正操作。
此处描述的方法允许将来自多个页的数据读取到存储器寄存器中，在所述存储器寄存器内进行再对准和组合，并作为单一页写回到存储器。结果是一种芯片上无用单元收集技术，其可单独使用或与其它技术组合，以改进操纵多区段单元中的数据的存储器系统中的性能。
若干替代性实施例延伸存储器结构，从而允许将页的个别数据区段选择性地传递到多阵列实施方案。通过使用芯片外数据复制技术或环形总线结构，可使数据在数据页的组成部分之间再对准。
本发明的额外方面、特征和优势包括在以下示范性实施例的描述内容中，此描述内容应结合附图来阅读。
附图说明
图1是具有存储器控制逻辑、数据和地址寄存器的典型现有技术快闪EEPROM存储器阵列的方框图。
图2说明使用图1的存储器且具有系统控制器的结构。
图3展示在现有技术中芯片上复制序列的实例。
图4是展示存储器的示范性实施例的方框图。
图5说明图4所示的存储器的操作的实例。
图6展示替代性多芯片存储器系统结构。
图7说明实施于图6的结构中的本发明的主要方面。
图8说明图6和7所示的存储器的操作的实例。
图9展示另一替代性多芯片存储器系统结构。
图10说明图9所示的存储器的操作的实例。
具体实施方式
本发明提供允许其在芯片上合并来自若干页的有效区段的方法和结构。如背景技术中所述，多平面小区块或大区块存储器的结构允许多区段读取和编程。然而，根据现有技术，无法在芯片上执行存储器中随机散布或未对准的数据的合并以及在无用单元收集操作中将此数据再定位到另一位置。如果待再定位的数据需要进行再分组，那么数据再分组需要将数据传递到控制器并传回。本发明的方法可通过在芯片上进行此数据再分组而显著加速无用单元收集操作。本发明描述对从存储器芯片内部的多区段页读取的数据进行再分组的方法。因此，无用单元收集操作时间大大减少且总体系统性能增加。
与可与本发明各方面组合的数据再定位操作有关的许多技术请参阅2004年5月13日申请的第10/846,289号美国专利申请案；Andy Tomlin的2004年12月21日申请的题为“Method for Copying Data in Reprogrammable Non-Volatile Memory”的专利申请案；Peter Smith和Kevin Conley的2004年12月21日申请的题为“Off-Chip Data Relocation”的专利申请案；以及第6,266,273号美国专利；其全部以引用的方式并入本文中。明确地说，第10/846,289号美国专利申请案提供可有利地与本发明组合的许多结构改进，如下文进一步描述。
所述方法的基本实施例基于参照图4描述的存储器结构。示意图展示具有用于数据寄存器的主-从配置的存储器，因为以此双寄存器设置容易说明本发明的若干方面。存储器阵列133被组织成其中每一页在每一写入单位中保存多个(此处为四个)区段，且所述示范性实施例基于非易失性快闪存储器技术，但所述方法容易延伸到其它存储器类型，因为本发明的主要方面并不特别针对单一的存储元件技术。将具有区段大小的部分指示为133a、133b、133c和133d。以下描述内容使用区段作为页的分区，因为其是存储器系统与主机之间的数据传递单位，但也可使用页的其它子分区。(页是读取和写入的单位，此处将读取和写入页视为具有相同大小。)
在读取期间，当数据从阵列133传递到从寄存器135时，读出放大器137将组成一页的区段读取到从数据寄存器135。对应于存储器的部分133a的区段由137a传递到从寄存器的片段135a，页的其它区段类似地进入从数据寄存器的相应部分。接着，区段可从从寄存器135传递到主数据寄存器，区段可从主数据寄存器经由快闪存储器接口沿着141交换并到达控制器和主机。类似地，在数据写入期间，在总线141上接收数据，且数据聚集在主数据寄存器131中，传递到从寄存器135，并接着在主机中编程。如背景技术中参看图3所描述，在芯片上数据再定位过程中，数据可改为在读取操作中起源于阵列133中。
在使用多区段页的先前配置中，当页在写入过程中从主数据寄存器131传递到从数据寄存器135并到达阵列133时，整个页作为一单位而行进并维持固定关系：来自131a的区段进入135a并编程到133a中，且b、c和d区段的情况类似。类似地，在读取过程中，整个页作为一单位从阵列133传递到读出放大器137并到达从寄存器和主寄存器，其中a、b、c和d区段维持其对准。本发明的主要方面通过允许在这些元件中的一者或一者以上之间以区段层级进行选择性传递并允许一个寄存器相对于另一寄存器中区段次序的再对准，来打破此固定联系。这些变化实现了区段的芯片上数据对准，以便合并存储器中随机散布或未对准的数据以及作为无用单元收集操作的一部分将此数据向另一位置再定位。以下论述内容将基于由组成部分组成的页，每一组成部分是一区段。更一般地，这容易延伸到每页具有其它数目的组成部分和具有不同大小的组成部分。举例来说，代替于每存储器平面存储单一区段，可将多个区段存储在每一平面中。
更明确地说，存储器结构的特征在于读取和编程多区段页(此处视为识别为a、b、c、d的四个区段)的能力。存储器包含处于多区段从寄存器135与主数据寄存器131之间的个别区段数据传递通道，其中不同通道中的传递可并行完成，且可选择性地禁用/启用每个个别通道中的传递操作。在示范性实施例中，选择性传递实施在两个寄存器之间的数据传递通道145中，但其它实施例可将此实施在读取-写入路径中的其它地方(例如143中)。
所述结构还允许至少一个数据寄存器中的区段向周围移动。在示范性实施例中，主数据寄存器131可使数据向周围循环移动固定数目的区段(区段数据长度)，如箭头所指示。这允许主寄存器131中区段a、b、c、d的内容的对准相对于从数据寄存器135而改变。作为任选特征，所述存储器允许经由快闪存储器接口与数据旋转/移动并行地将数据传递到存储器和从存储器传递出。
这些特征允许将源页读取到从数据寄存器中，将个别选定的区段的数据传递到主数据寄存器，通过在主数据寄存器内旋转而对数据进行再分组和对准，并接着将数据编程到目的地页。视需要，可在编程操作之前，将数据传递到控制器/主机以用于误差检测/校正或/和修改，并接着传回存储器。
图5说明芯片上无用单元收集操作的实例，其中从三个不同页收集四个区段(A、B、C和D)，对所述区段进行再分组并将其编程到另一页。在所述实例中，第一源页含有有效区段A和B，第二源页含有有效区段C，且第三页含有有效区段D。x表示过时(或另外，将不被写入到目的地区段中)的区段。目标是将这四个区段组合在同一页中，对准为A-B-C-D，且将其写入到指定的目的地页而处于所述页的各自位置133a-d中。在现有技术中，这将需要将源页传递出存储器以便进行其对准和将其组合到同一页上。
在步骤1中，将源页1读取到从数据寄存器135。在示范性实施例中，将所有源页读取到从寄存器中，但仅展示了区段A和B。在一种变化形式中，可选择性地读取页的区段。接着，区段A和B从137a和137b传递到主数据寄存器131的部分131a和131b。主数据寄存器中的数据接着旋转以便使区段A和B与源页2中区段C的原始位置对准。(主数据寄存器中区段A和B的旋转与第二源页的读取的次序可切换，或在结构允许的情况下同时完成。)视情况，区段A和B数据可与旋转并行而传递到控制器/主机以用于误差检测/校正。
在步骤2中，将源页2读取到从数据寄存器并接着传递到主数据寄存器，在主数据寄存器中区段A和B先前已对准。主数据寄存器中的数据旋转以便使区段A、B和C与区段D在其源页中的原始位置对准。视情况，区段C数据可与旋转并行而传递到控制器/主机以用于误差检测/校正。并且，如果发现区段A和B被破坏且与源页2读取并行而被校正，那么可将其数据传回主数据寄存器。
在步骤3中，将源页3读取到从数据寄存器并将区段D的数据传递到主数据寄存器。一旦主数据寄存器已满(或倘若将写入少于一全页时，与所期望的一样满)，就旋转主数据寄存器中的数据以便使区段A、B、C和D与所述区段在目的地页中的所需位置对准。视情况，区段D数据可与旋转并行而传递到控制器/主机以用于误差检测/校正。并且，如果发现区段C被破坏且与源页3读取并行而被校正，那么可将其数据传回主数据寄存器。如果区段D数据被校正/修改，那么也可将其传回快闪存储器。
在步骤4中，将目的地页数据的内容编程到从数据寄存器，并从所述从数据寄存器处编程到目的地页本身上。
如上所述，数据旋转机制和选择性传递数据页的若干部分的能力是本发明的独立方面。其一起允许对未对准的数据进行分组和对准。如果数据已对准(使得区段A始终处于平面0中，B处于平面1中，C处于2中，D处于3中)但散布在若干行上(情况经常如此)，那么不需要数据旋转机制且单独的掩蔽机制将实现芯片上数据收集。
可使用许多不同的掩蔽方案，尤其在区段不需要再对准时。举例来说，一个实现相当简单的掩蔽控制的实施例是，当仅从左向右收集待写入的数据时：首先，将含有区段A的行传递到从寄存器135，掩蔽其它区段，且仅将区段A传递到主寄存器131(135a到131a)；接着，将含有区段B的行传递到从寄存器135，掩蔽其它区段，且仅将区段B传递到主寄存器131(135b到131b)；且如此，从左向右运行直到将整个页组合到主寄存器131中为止。如果两个或两个以上邻近区段(比如，A和B)处于同一行中，那么可将它们全部一起传递或一次一个地传递。
可将许多额外特征并入到本发明的替代实施例中，其中若干替代实施例可包含上文以引用的方式并入的第US 10/846,289号美国专利申请案中提供的结构改进。这些结构特征包含允许从数据寄存器135将数据直接传递到存储器接口(而不首先传递到主数据寄存器131)的能力、将从数据寄存器135的内容与主数据寄存器131的内容进行交换的交换操作、在主数据寄存器131与存储器阵列133之间直接传递数据(而不通过从数据寄存器135传递)的能力，和这些特征的组合。
更明确地说，如果存在更多可用的数据寄存器，那么当存在具有旋转的选择性单区段数据传递或/和交换机制时，所述方法可容易地升级以对一个以上页并行地进行再分组。另外，如果存储器允许对多个页的并行读取或/和编程，那么所述方法可容易地升级以对多个页同时进行芯片上无用单元收集。
如果存储器包含其间存在数据交换机制的额外数据寄存器，或者如果可能使用一个以上数据寄存器作为从读取/编程寄存器，那么用于芯片上无用单元收集的芯片上数据对准的方法可与第US 10/846,289号专利申请案的管线式数据再定位方法组合。这将允许与数据编程并行而在后台完成大多数误差检查和校正。当数据应在编程到新位置之前被修改时，这种组合也可用于后台数据更新或重新标记。
至此论述的实施例已隐含地将形成页的所有区段视为同一存储器芯片上同一单元阵列的一部分。其它可能的实施例允许组合上文提及的技术和多芯片并行系统配置的益处。在此情况下，掩蔽技术可用于两个芯片中，(比如)以收集跨越于两个芯片上的元区块的数据页。如果有必要进行数据再对准，那么还可使用旋转技术。最简单的实例可能是图5上说明的实例，假定左边两个平面组成第一芯片且右边两个平面组成第二芯片。因此，数据跨越于跨越两个芯片的两个平面的元页上。
一种允许将数据从一个芯片传递到另一芯片的方法是Peter Smith和Kevin Conley的2004年12月21日申请的题为“Off-Chip Data Relocation”的美国专利申请案(上文以引用的方式并入)中描述的芯片外复制技术。如所述专利申请案中更详细描述，数据集可经由共享的数据总线从一个芯片中的数据寄存器传递到另一芯片中的数据寄存器，而无需将数据临时存储在控制器上。图6展示具有此配置的存储器系统601。第一存储器芯片611和第二存储器芯片613通过共同数据总线605连接，但其也连接到控制器603。将来自每一存储器芯片的两个平面考虑为一实例，图7中展示允许数据分组和再对准的存储器组织。
图7类似于图4，但页现作为元页分布在多个芯片上。经由相应的读出放大器(621a、621b、623a、623b)将每一区段(611a、611b、613a、613b)读取到相应的从数据寄存器(631a、631b、633a、633b)中。根据本发明的第一主要方面，从寄存器(631a、631b、633a、633b)中的每一者可根据各种掩蔽机制而选择性地传递到相应的主数据寄存器(641a、641b、643a、643b)，且上文参看图4论述了各种一般化情况。
图5中说明了相同初始数据配置的数据再分组的实例，但图8中说明具有芯片外复制机制的双芯片配置。这通常可通过使用共同数据总线605来实现，而无需内部数据移动。在大多数情况下，其可借助共同总线来完成，而不需要内部移动机制。在所述实例中，区段C通过传递到另一芯片且接着传递回来但到达不同的位置而再对准。
更详细地展示四个平面，其中所关注的区段再次如图5中那样分布，差别在于：四个平面现分离在如图6所示连接的两个阵列之间。使用图6的芯片到芯片传递机制，可在不使用图4和5中针对寄存器131所示的主数据寄存器中区段的循环旋转的情况下对区段进行分组和对准。第一步骤的组成部分是：将含有区段C的行传递到从寄存器633，掩蔽出非想要的区段并将C选择性地传递到主寄存器643b，和经由传递到另一芯片的从寄存器(此处为641a，但可改为使用641b)而将区段C移动到所需位置643a。芯片之间的交换需要双向传递，其可通过在不同方向上交错数据传递来实现。
在步骤2中，将含有D的行传递到从寄存器631，接着将区段D移动到641b，且接着经由到达其的总线605移动到其所需位置643a。区段A和B已对准，因此其可在无任何掩蔽的情况下经由从寄存器631传递到主寄存器641。在步骤3结束时，数据的元页已在主数据寄存器中对准并分组在一起。在步骤4中，其移回从寄存器并被写入目的地页。
在某一情况下，单独利用芯片外复制机制再配置数据可能较不便利或不太容易成为可能。举例来说，如果在所述实例中，A和B存储在第二芯片中，且C和D存储在第一芯片中，接着为了将其再定位到相对的芯片，需要额外的临时数据存储缓冲器或用于在芯片之间交换数据的机制(实践中还需要额外临时数据存储器的至少一个位)。
临时存储缓冲器可定位在存储器芯片外，比如定位在控制器中，或定位在存储器芯片本身中。举例来说，从数据寄存器631或633可用作此种临时数据存储元件。第10/846,289号美国专利申请案中描述的技术之一，如从数据寄存器与IO端口之间的数据传递，或从数据寄存器与主数据寄存器之间的数据交换，可用于实现向另一芯片的数据传递。
另一允许有效数据再分组的实施例可基于2004年月8月9日申请的第10/915,039号美国专利申请案中描述的环形总线结构，所述专利申请案以引用的方式并入本文中。如所述专利申请案中更详细描述，此结构允许在不同芯片的寄存器之间以循环方式移动数据。图9可用于简要说明相关特征中的一些特征。如图9所示，控制器911和存储器芯片(913、915)以循环结构沿着由片段917、919、921、923、925和927组成的环形总线连接。“环形总线节点”可视为对应于主数据寄存器。考虑双芯片配置(从每一芯片取两个平面)，图10所示的结果非常类似于图4针对单一芯片情况所示的结果。此处，用于元页的组合主数据寄存器的两个部分由环形总线片段919连接，且返回的回路由片段917、923和927组成。以此方式，操作变得类似于图4和5所示的操作。
如上文所提及，至此论述内容主要涉及基于快闪EEPROM存储器单元的实施例，且是相对于使用传导性浮动栅极作为电荷存储元件的类型的单元而描述的。然而，本发明的各方面可与各种替代的非易失性存储器技术(例如，薄膜、MRAM、FRAM、NMOS等)结合使用，所述替代的非易失性存储器技术描述于2004年5月7日申请的第10/841,379号美国专利申请案中，所述专利申请案以引用的方式并入本文中。举例来说，本发明也可实施于一种将电荷捕集电介质用作个别存储器单元中的存储元件以替代浮动栅极的系统中。电介质存储元件也进一步论述于2002年10月25日申请的第US10/280,352号美国专利申请案中，所述专利申请案以引用的方式并入本文中。
尽管已参照各种示范性实施例描述了本发明，但将了解，本发明享有在所附权利要求书的整个范围内受到保护的权利。
权利要求书(按照条约第19第的修改)
1.一种操作包括存储器阵列的存储器系统的方法，其包含：
将第一多区段数据页从所述存储器阵列读取到第一数据寄存器；
将所述第一数据页的少于所有区段的区段从所述第一数据寄存器选择性地传递到第二数据寄存器；以及
使所述第一数据页的区段在所述寄存器中的一者内再对准。
2.根据权利要求1所述的方法，其进一步包含：
与所述使所述第一数据页的区段再对准同时，将所述第一数据页的区段传递离开所述存储器。
3.根据权利要求2所述的方法，其中所述存储器系统包括存储器控制器，且将所述第一数据页的所述传递的区段传递到所述存储器控制器，所述方法进一步包含：
在所述控制器中对所述第一数据页的所述传递的区段执行误差检测和校正操作。
4.一种操作包括存储器阵列的存储器系统的方法，其包含：
将第一多区段数据页从所述存储器阵列读取到第一数据寄存器；
将所述第一数据页的少于所有区段的区段从所述第一数据寄存器选择性地传递到第二数据寄存器；
在将所述第一数据页传递到所述第二数据寄存器之后，将第二多区段数据页从所述存储器阵列读取到所述第一寄存器；以及
在将所述第一数据页的所述选择性传递的区段保持在所述第二数据寄存器中的同时，将所述第二数据页的少于所有区段的区段从所述第一数据寄存器选择性地传递到所述第二数据寄存器的不含有来自所述第一数据页的数据的部分。
5.根据权利要求4所述的方法，其进一步包含：
在所述将所述第二数据页的区段选择性地传递到所述第二数据寄存器之前，使所述第一数据页的区段在所述寄存器中的一者内再对准。
6.根据权利要求4所述的方法，其进一步包含：
将所述第一数据页的选择性地传递的区段和所述第二数据页的选择性地传递的区段同时写入到所述存储器阵列。
7.一种操作包括存储器阵列的存储器系统的方法，其包含：
从所述存储器阵列存取第一多区段数据页；
将所述第一数据页的少于所有区段的区段从所述存取的第一页选择性地传递到第一数据寄存器；以及
使所述第一数据页的区段在所述寄存器中的一者内再对准。
8.根据权利要求7所述的方法，其进一步包含：
与所述使所述第一数据页的区段再对准同时，将所述第一数据页的区段传递离开所述存储器。
9.根据权利要求8所述的方法，其中所述存储器系统包括存储器控制器，且将所述第一数据页的所述传递的区段传递到所述存储器控制器，所述方法进一步包含：
在所述控制器中对所述第一数据页的所述传递的区段执行误差检测和校正操作。
10.一种操作包括存储器阵列的存储器系统的方法，其包含：
从所述存储器阵列存取第一多区段数据页；以及
将所述第一数据页的少于所有区段的区段从所述存取的第一页选择性地传递到第一数据寄存器；以及
将所述第一数据页的若干部分从所述第一数据寄存器传递到第二数据寄存器；
在将所述第一数据页的若干部分传递到所述第二数据寄存器之后，
从所述存储器阵列存取第二多区段数据页；以及
将所述第二数据页的少于所有区段的区段从所述存取的第二页选择性地传递到所述第一数据寄存器；以及
在将所述第一数据页的所述选择性传递的区段保持在所述第二数据寄存器中的同时，将所述第二数据页的若干部分从所述第一数据寄存器选择性地传递到所述第二数据寄存器的不含有来自所述第一数据页的数据的部分。
11.根据权利要求10所述的方法，其进一步包含：
将所述第一数据页的选择性地传递的区段和所述第二数据页的选择性地传递的区段同时写入到所述存储器阵列。
12.根据权利要求10所述的方法，其进一步包含：
在将所述第二数据页的区段传递到所述第二数据寄存器之前，使所述第一数据页的区段在所述寄存器中的一者内再对准。
13.一种操作包括控制器和存储器装置的存储器系统的方法，所述存储器装置具有存储器阵列和多个数据寄存器，所述方法包含：
将来自多个页的数据从所述阵列读取到所述寄存器；
在所述寄存器内将来自所述多个页中的多个页的数据组合成所述寄存器的一者中的单一页；以及
将所述组合的区段的页写入到所述存储器阵列。
14.根据权利要求13所述的方法，所述方法进一步包含：
在所述读取数据之后且在所述写入所述组合区段的页之前，将来自所述多个页中的一者或一者以上的数据传递到所述控制器以便在其中执行误差校正和检测操作。
15.一种操作包括多个存储器的存储器系统的方法，每一所述存储器包括存储器阵列以及第一和第二数据寄存器，所述方法包含：
在所述存储器的第一存储器中执行一过程，其包括：
将第一数据页的多区段部分从所述第一存储器的阵列读取到相应的第一数据寄存器；
将所述第一数据页的少于所有读取区段的区段从所述第一数据寄存器选择性地传递到相应的第二数据寄存器；
在所述第一存储器中执行所述过程之后，将所述第一页的选择性地传递的部分从所述第一存储器的第二数据寄存器移动到所述存储器中的第二存储器的第二数据寄存器；
在所述移动所述第一数据页的选择性地传递的部分之后，将第二数据页的一部分从所述第一或第二存储器的阵列中的一者读取到所述相应的第一数据寄存器；以及
在将所述第一数据页的所述选择性传递的区段保持在所述第二数据寄存器的一者中的同时，将所述第二数据页的至少一部分从所述相应的第一数据寄存器传递到所述相应的第二数据寄存器。
16.根据权利要求15所述的方法，其进一步包含：
与移动所述第一页的选择性地传递的部分同时，将所述第一数据页的区段传递离开所述存储器。
17.根据权利要求16所述的方法，其中所述存储器系统包括存储器控制器，且将所述第一数据页的所述传递的区段传递到所述存储器控制器，所述方法进一步包含：
在所述控制器中对所述第一数据页的所述传递的区段执行误差检测和校正操作。
18.根据权利要求15所述的方法，其进一步包含：
将所述第一数据页的选择性地传递的区段和所述第二数据页的选择性地传递的区段作为数据的元页同时写入到所述第一和第二存储器阵列。
19.根据权利要求15所述的方法，其中将所述存储器的每一者结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的单一区段。
20.根据权利要求15所述的方法，其中将所述存储器的每一者结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的多个区段。
21.一种操作包括控制器和存储器装置的存储器系统的方法，所述存储器装置具有多个存储器阵列，每一所述存储器阵列具有相应的多个数据寄存器，所述方法包含：
将来自多个元页的数据从所述阵列读取到所述寄存器；
在所述寄存器内将来自所述多个元页中的多个元页的数据组合成所述寄存器中的单一元页；以及
将所述组合区段的元页写入到所述存储器阵列。
22.根据权利要求21所述的方法，所述方法进一步包含：
在所述读取数据之后且在所述写入所述组合区段的元页之前，将来自所述多个页中的一者或一者以上的数据传递到所述控制器以便在其中执行误差校正和检测操作。
23.一种存储器系统，其包含：
存储器芯片，其包括：
存储器阵列；
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段；
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段，
其中可在所述寄存器的一者内使数据区段的对准再对准。
24.根据权利要求23所述的存储器系统，其进一步包含：
控制器，其中可与在所述寄存器的一者内使数据区段再对准并行地在所述第二寄存器与所述控制器之间传递数据。
25.根据权利要求24所述的存储器系统，其中所述控制器可对从所述存储器传递到所述控制器的数据执行误差检测和校正操作。
26.一种存储器系统，其包含：
第一存储器，其包括：
存储器阵列；
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段；
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段，
其中可在所述第一寄存器与所述第二寄存器之间选择性地传递个别数据区段。
27.根据权利要求26所述的存储器系统，其中可在所述寄存器的一者内使数据区段的对准再对准。
28.根据权利要求27所述的存储器系统，其进一步包含：
控制器，其中可与在所述寄存器的一者内使数据区段再对准并行地在所述第二寄存器与所述控制器之间传递数据。
29.根据权利要求28所述的存储器系统，其中所述控制器可对从所述存储器传递到所述控制器的数据执行误差检测和校正操作。
30.根据权利要求26所述的存储器系统，其中所述存储器被结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的单一区段。
31.根据权利要求26所述的存储器系统，其中所述存储器被结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的多个区段。
32.根据权利要求26所述的存储器系统，其进一步包含：
包括多区段寄存器的第二存储器，其中可在所述第一存储器的第二寄存器与所述第二存储器的寄存器之间交换所述选择性地传递的数据。
33.根据权利要求26所述的存储器系统，其进一步包含：
第二存储器，所述第二存储器包括：
存储器阵列；
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段；
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段，
其中可与在所述第一存储器的第一寄存器与第二寄存器之间选择性地传递个别数据区段并行地在所述第二存储器的第一寄存器与第二寄存器之间选择性地传递个别数据区段。
34.一种存储器系统，其包含：
第一存储器，其包括：
存储器阵列；
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段，
其中可在所述存储器阵列与所述第一寄存器之间选择性地传递个别数据区段；
以及
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段，
其中可在所述寄存器的一者内使数据区段的对准再对准。
35.根据权利要求34所述的存储器系统，其进一步包含：
控制器，其中可与在所述寄存器的一者内使数据区段再对准并行地在所述第二寄存器与所述控制器之间传递数据。
36.根据权利要求35所述的存储器系统，其中所述控制器可对从所述存储器传递到所述控制器的数据执行误差检测和校正操作。
37.一种存储器系统，其包含：
第一存储器，其包括：
存储器阵列；
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段，其中可在所述存储器阵列与所述第一寄存器之间选择性地传递个别数据区段；以及
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段；以及
包括多区段寄存器的第二存储器，其中可在所述第一存储器的第二寄存器与所述第二存储器的寄存器之间交换所述选择性地传递的数据。

Claims (47)

1.一种操作包括存储器阵列的存储器系统的方法，其包含：
将第一多区段数据页从所述存储器阵列读取到第一数据寄存器；以及
将所述第一数据页的少于所有区段的区段从所述第一数据寄存器选择性地传递到第二数据寄存器。
2.根据权利要求1所述的方法，其进一步包含：
使所述第一数据页的区段在所述寄存器中的一者内再对准。
3.根据权利要求2所述的方法，其进一步包含：
与所述使所述第一数据页的区段再对准同时，将所述第一数据页的区段传递离开所述存储器。
4.根据权利要求3所述的方法，其中所述存储器系统包括存储器控制器，且将所述第一数据页的所述传递的区段传递到所述存储器控制器，所述方法进一步包含：
在所述控制器中对所述第一数据页的所述传递的区段执行误差检测和校正操作。
5.根据权利要求1所述的方法，其中将所述存储器结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的单一区段。
6.根据权利要求1所述的方法，其中将所述存储器结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的多个区段。
7.根据权利要求1所述的方法，其进一步包含：
在将所述第一数据页传递到所述第二数据寄存器之后，将第二多区段数据页从所述存储器阵列读取到所述第一寄存器；以及
在将所述第一数据页的所述选择性传递的区段保持在所述第二数据寄存器中的同时，将所述第二数据页的少于所有区段的区段从所述第一数据寄存器选择性地传递到所述第二数据寄存器的不含有来自所述第一数据页的数据的部分。
8.根据权利要求7所述的方法，其进一步包含：
在所述将所述第二数据页的区段选择性地传递到所述第二数据寄存器之前，使所述第一数据页的区段在所述寄存器中的一者内再对准。
9.根据权利要求7所述的方法，其进一步包含：
将所述第一数据页的选择性地传递的区段和所述第二数据页的选择性地传递的区段同时写入到所述存储器阵列。
10.一种操作包括存储器阵列的存储器系统的方法，其包含：
从所述存储器阵列存取第一多区段数据页；以及
将所述第一数据页的少于所有区段的区段从所述存取的第一页选择性地传递到第一数据寄存器。
11.根据权利要求10所述的方法，其进一步包含：
使所述第一数据页的区段在所述寄存器中的一者内再对准。
12.根据权利要求11所述的方法，其进一步包含：
与所述使所述第一数据页的区段再对准同时，将所述第一数据页的区段传递离开所述存储器。
13.根据权利要求12所述的方法，其中所述存储器系统包括存储器控制器，且将所述第一数据页的所述传递的区段传递到所述存储器控制器，所述方法进一步包含：
在所述控制器中对所述第一数据页的所述传递的区段执行误差检测和校正操作。
14.根据权利要求10所述的方法，其中将所述存储器结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的单一区段。
15.根据权利要求10所述的方法，其中将所述存储器结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的多个区段。
16.根据权利要求10所述的方法，其进一步包含：
将所述第一数据页的若干部分从所述第一数据寄存器传递到第二数据寄存器；
在将所述第一数据页的若干部分传递到所述第二数据寄存器之后，
从所述存储器阵列存取第二多区段数据页；以及
将所述第二数据页的少于所有区段的区段从所述存取的第二页选择性地传递到所述第一数据寄存器；以及
在将所述第一数据页的所述选择性传递的区段保持在所述第二数据寄存器中的同时，将所述第二数据页的若干部分从所述第一数据寄存器选择性地传递到所述第二数据寄存器的不含有来自所述第一数据页的数据的部分。
17.根据权利要求16所述的方法，其进一步包含：
将所述第一数据页的选择性地传递的区段和所述第二数据页的选择性地传递的区段同时写入到所述存储器阵列。
18.根据权利要求16所述的方法，其进一步包含：
在将所述第二数据页的区段传递到所述第二数据寄存器之前，使所述第一数据页的区段在所述寄存器中的一者内再对准。
19.一种操作包括存储器阵列和多个数据寄存器的存储器系统的方法，所述方法包含：
将来自多个页的数据从所述阵列读取到所述寄存器；
在所述寄存器内将来自所述多个页中的多个页的数据组合成所述寄存器的一者中的单一页；以及
将所述组合的区段的页写入到所述存储器阵列。
20.根据权利要求19所述的方法，其中所述存储器系统进一步包括控制器，所述方法进一步包含：
在所述读取数据之后且在所述写入所述组合区段的页之前，将来自所述多个页中的一者或一者以上的数据传递到所述控制器以便在其中执行误差校正和检测操作。
21.一种操作包括多个存储器的存储器系统的方法，每一所述存储器包括存储器阵列以及第一和第二数据寄存器，所述方法包含：
在所述存储器的第一存储器中执行一过程，其包括：
将第一数据页的多区段部分从所述第一存储器的阵列读取到相应的第一数据寄存器；
将所述第一数据页的少于所有读取区段的区段从所述第一数据寄存器选择性地传递到相应的第二数据寄存器；
在所述第一存储器中执行所述过程之后，将所述第一页的选择性地传递的部分从所述第一存储器的第二数据寄存器移动到所述存储器中的第二存储器的第二数据寄存器；
在所述移动所述第一数据页的选择性地传递的部分之后，将第二数据页的一部分从所述第一或第二存储器的阵列中的一者读取到所述相应的第一数据寄存器；以及
在将所述第一数据页的所述选择性传递的区段保持在所述第二数据寄存器的一者中的同时，将所述第二数据页的至少一部分从所述相应的第一数据寄存器传递到所述相应的第二数据寄存器。
22.根据权利要求21所述的方法，其进一步包含：
与移动所述第一页的选择性地传递的部分同时，将所述第一数据页的区段传递离开所述存储器。
23.根据权利要求22所述的方法，其中所述存储器系统包括存储器控制器，且将所述第一数据页的所述传递的区段传递到所述存储器控制器，所述方法进一步包含：
在所述控制器中对所述第一数据页的所述传递的区段执行误差检测和校正操作。
24.根据权利要求21所述的方法，其进一步包含：
将所述第一数据页的选择性地传递的区段和所述第二数据页的选择性地传递的区段作为数据的元页同时写入到所述第一和第二存储器阵列。
25.根据权利要求21所述的方法，其中将所述存储器的每一者结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的单一区段。
26.根据权利要求21所述的方法，其中将所述存储器的每一者结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的多个区段。
27.一种操作包括多个存储器阵列的存储器系统的方法，每一所述存储器阵列具有相应的多个数据寄存器，所述方法包含：
将来自多个元页的数据从所述阵列读取到所述寄存器；
在所述寄存器内将来自所述多个元页中的多个元页的数据组合成所述寄存器中的单一元页；以及
将所述组合区段的元页写入到所述存储器阵列。
28.根据权利要求27所述的方法，其中所述存储器系统进一步包括控制器，所述方法进一步包含：
在所述读取数据之后且在所述写入所述组合区段的元页之前，将来自所述多个页中的一者或一者以上的数据传递到所述控制器以便在其中执行误差校正和检测操作。
29.一种存储器系统，其包含：
存储器芯片，其包括：
存储器阵列；
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段；
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段，
其中可在所述寄存器的一者内使数据区段的对准再对准。
30.根据权利要求29所述的存储器系统，其进一步包含：
控制器，其中可与在所述寄存器的一者内使数据区段再对准并行地在所述第二寄存器与所述控制器之间传递数据。
31.根据权利要求30所述的存储器系统，其中所述控制器可对从所述存储器传递到所述控制器的数据执行误差检测和校正操作。
32.一种存储器系统，其包含：
第一存储器，其包括：
存储器阵列；
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段；
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段，
其中可在所述第一寄存器与所述第二寄存器之间选择性地传递个别数据区段。
33.根据权利要求32所述的存储器系统，其中可在所述寄存器的一者内使数据区段的对准再对准。
34.根据权利要求33所述的存储器系统，其进一步包含：
控制器，其中可与在所述寄存器的一者内使数据区段再对准并行地在所述第二寄存器与所述控制器之间传递数据。
35.根据权利要求34所述的存储器系统，其中所述控制器可对从所述存储器传递到所述控制器的数据执行误差检测和校正操作。
36.根据权利要求32所述的存储器系统，其中所述存储器被结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的单一区段。
37.根据权利要求32所述的存储器系统，其中所述存储器被结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的多个区段。
38.根据权利要求32所述的存储器系统，其进一步包含：
包括多区段寄存器的第二存储器，其中可在所述第一存储器的第二寄存器与所述第二存储器的寄存器之间交换所述选择性地传递的数据。
39.根据权利要求32所述的存储器系统，其进一步包含：
第二存储器，其包括：
存储器阵列；
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段；
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段，
其中可与在所述第一存储器的第一寄存器与第二寄存器之间选择性地传递个别数据区段并行地在所述第二存储器的第一寄存器与第二寄存器之间选择性地传递个别数据区段。
40.一种存储器系统，其包含：
第一存储器，其包括：
存储器阵列；以及
第一多区段寄存器，其中可在所述第一寄存器与所述阵列之间并行传递多个数据区段，
其中可在所述存储器阵列与所述第一寄存器之间选择性地传递个别数据区段。
41.根据权利要求40所述的存储器系统，所述第一存储器阵列进一步包含：
第二多区段寄存器，其中可在所述第二寄存器与所述存储器外部之间传递数据，且其中可在所述第一寄存器与所述第二寄存器之间并行传递多个数据区段。
42.根据权利要求41所述的存储器系统，其中可在所述寄存器的一者内使数据区段的对准再对准。
43.根据权利要求42所述的存储器系统，其进一步包含：
控制器，其中可与在所述寄存器的一者内使数据区段再对准并行地在所述第二寄存器与所述控制器之间传递数据。
44.根据权利要求43所述的存储器系统，其中所述控制器可对从所述存储器传递到所述控制器的数据执行误差检测和校正操作。
45.根据权利要求41所述的存储器系统，其进一步包含：
包括多区段寄存器的第二存储器，其中可在所述第一存储器的第二寄存器与所述第二存储器的寄存器之间交换所述选择性地传递的数据。
46.根据权利要求40所述的存储器系统，其中所述存储器被结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的多个区段。
47.根据权利要求40所述的存储器系统，其中所述存储器被结构化为多个半自治阵列，所述半自治阵列中的每一者存储所述页的每一者的单一区段。
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