CN101138084A - 具有覆在聚合体层上的隆起的半导体器件封装 - Google Patents

具有覆在聚合体层上的隆起的半导体器件封装 Download PDF

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Abstract

一种半导体器件封装，例如倒装芯片封装，具有安装在聚合体层上的焊料隆起焊盘，所述聚合体层用于将半导体器件倒装芯片安装到电路板上。例如聚苯并恶唑的聚合体层形成为覆在晶片钝化层上。焊料隆起焊盘连接到隆起下金属化层上并电连接到导电焊盘，所述导电焊盘通过在晶片钝化层中的开口露出。

Description

具有覆在聚合体层上的隆起的半导体器件封装
相关申请
本申请是非临时申请，并根据35U.S.C部分119(e)要求2004年10月29号提交的序列号为No.60/623200的美国临时申请(名称为HIGHPERFORMANCE CHIP SCALE PACKAGE FOR RADIO FREQUENCY DEVICES，发明人为JoanK.vrtis等)的优先权，所述临时申请通过引用在此全文并入。
技术领域
本发明一般涉及一种用于半导体器件的结构和方法，更特别地，本发明涉及用于一种具有安装在聚合体层上的焊料隆起的半导体器件的结构和方法，用于例如将半导体射频器件倒装芯片(flip-chip)安装到电路板上。
背景技术
在晶片级封装(WLP)和倒装芯片封装中，传统上使用金属滑条(metalrunners)或再分布迹线(redistribution traces)以及例如苯并环丁烯(BCB)或聚酰亚胺的电介质钝化层来实现电信号从半导体器件的一部分再分布到用于电连接到焊料隆起(solder bump)的另一部分。隆起下金属化(UBM)层有时候使用在用于焊料隆起的焊料隆起焊盘中的这些滑条(runner)之上。这些滑条和UBM层由铝、铜、添加钛和钒的镍的各种组合组成，在其他的情况下、由铬和铜组成。
使用在上面的现有的金属滑条和UBM层中的材料具有有限的电性能(例如，介电特性)和机械性能(例如，粘接性差，低断裂韧度，和低延伸率)，对于更高频率的应用(例如，射频器件在大于约1MHz的频率处操作)，这经常不利地影响封装性能和的集成度。例如，在射频芯片应用中，聚合体钝化层的机械特性和电特性必须平衡以获得最优的性能和可靠性。
BCB与使用在现有的滑条中的金属的较差粘合性能以及可能由其很低的断裂韧度导致的破裂，使得每一个滑条的端点直接停留在晶片钝化层(例如，氮化硅)上以便提供充分的机械固定成为必要。在没有此固定的情况下，封装的机械性能和集成度就不能满足很多装置的需要。并且，如由在焊料金属接触面处的金属故障(例如，隆起结构从BCB分离)和在温度循环过程中的可靠性故障所展示的，BCB的低断裂韧度和它的不易粘附到在在先技术的封装的UBM层上，已经限制了封装集成度。
使用晶片钝化层作为固定器的所带来的缺点是焊料隆起靠近在下面的半导体晶片中的集成电路。当封装使用在射频应用中的器件时，此靠近导致通过再分布迹线和焊料隆起发送的电信号与集成电路的干扰，在更高的频率下更是如此。
因此，希望提出一种改进的半导体封装以及方法，所述半导体封装和方法为射频应用提供了改进的电性能和机械性能。
附图说明
为了更完整地理解本发明，现在描述以下附图，在附图中，相同的附图标记始终对应相同的部件：
图1图示说明了根据本发明第一示例性实施例的用于形成再分布芯片级封装的集成电路的半导体晶片的一部分的横截面视图；
图2图示说明了根据本发明第二示例性实施例的用于形成隆起上I/O芯片级封装的集成电路的半导体晶片的一部分的横截面视图，其中聚合体层在晶片钝化层的外部；
图3图示说明了图2的隆起上I/O芯片级封装在其上形成UBM层之前的顶部透视图；
图4图示说明了图2的隆起上I/O芯片级封装在其上形成UBM层之后的顶部透视图；
图5图示说明了根据本公开的第三示例性实施例的，用于形成隆起上I/O芯片级封装的集成电路的半导体晶片的一部分的横截面视图，其中聚合体层在晶片钝化层的外部；
图6A-6E图示说明了根据本公开的示例性实施例的用以制造图1的芯片级封装的加工的横截面视图。
此处所阐述的范例图示说明具体实施例，并且这样的范例并不旨在被理解为任何方式的限制。
具体实施方式
以下描述和附图充分地说明具体实施例，以使本领域普通技术人员能够实施在此所描述的系统和方法。其它实施例可并入结构的、逻辑的、过程和其它改变。实例仅代表可能的变化。
以下描述实施本系统和方法的各种实施例的元件。许多元件可以使用众所周知的结构构造。应当理解的是，本系统和方法的技术可以使用各种技术实施。
下面介绍具有设置在聚合体层上的焊料隆起的半导体器件的封装以及用于其的方法的具体实施例的公开内容。半导体器件封装典型地实施为芯片级封装或晶片级封装，例如，实施为用于板上芯片(chip-on-board)组件应用或者作为用在倒装芯片封装应用中的标准的倒装芯片封装。这些实施的示例披露在如下美国专利中：US专利No.6441487(名称为Chip ScalePackage Using Large Ductile Solder Balls，发明人Elenius等，2002年8月27日授权)，和US专利No.5844304(名称为Proces s forManufacturing Semiconductor Device and Semiconductor Wafer，发明人Kata等，1998年12月1日授权)，US专利No.5547740(名称为SolderableContacts for Flip Chip Integrated Circuit Devices，发明人Higdon等，1996年8月20日授权)，和US专利No.6251501(名称为Surface MountCircuit Device and Solder Bumping Method Therefor，发明人Higdon等，2001年6月26日授权)，对于上述美国专利的与封装应用、结构和制造方法有关的教导，上述美国专利通过引用在此并入。
再分布结构
图1图示说明了用于形成再分布的芯片级封装100的半导体晶片的一部分的横截面视图。更具体地，集成电路(没有示出)形成在半导体衬底102的前表面上。导电粘结焊盘106形成在前表面上以便形成对集成电路的电连接。典型封装100将包括大量的焊盘106。半导体衬底102典型地为硅。但是应该注意的是，尽管衬底100在此被描述为由半导体材料形成，但是在其他实施例中也可以使用其他半导体或非半导体材料，例如砷化镓(GaAs)、玻璃、蓝宝石、锗化硅(SiGe)、石英、和三氧化钽锂(LiTaO3)。
晶片钝化层104具有用于露出焊盘106的一部分的开口，以便电连接到导电层110。聚合体层108形成在晶片钝化层104上并具有用于允许将导电层110电连接到焊盘106的中心部分的开口。在其他实施例中，导电层110可以接触焊盘106的周边或其他部分。在封装100的再分布结构中，例如，如在上述US专利No.6441487中所述的，导电层110是再分布迹线或滑条，用于允许焊料隆起焊盘116在远离焊盘(pad)106的不同距离处定位(即，焊料隆起焊盘116没有位于焊盘106上方)。再分布迹线110可以例如使用Al/Ni/Cu/Ti叠层形成。在其他实施例中，钛可以形成在叠层的底部。钛理想地被选择为提供到使用在聚合体层108中的聚合体的良好粘附。钛也可以有助于减少由于腐蚀导致的电迁移。再分布迹线110可以具有例如大约1微米或更大(例如大约3微米)的厚度。
晶片钝化层104可以例如是聚合体或其他适合用于晶片钝化的材料。可以使用的具体材料包括例如，氮化硅、氧氮化物、聚酰亚胺、苯并环丁烯(benzocyclobutene)、聚苯并恶唑、或聚苯并恶唑的衍生物。应该注意的是，在图1中，导电层110没有接触晶片钝化层104。
导电层110和UBM层114用于提供焊料隆起焊盘以便固定焊料隆起116，所述焊料隆起116通过在导电层110中的开口形成到焊盘106的电连接。应该注意的是，在此描述的结构和方法可以使用于很多种的焊料隆起，例如焊球和其他适合的已知互连结构。并且，焊料隆起116可以使用很多种已知的焊料成分。
聚合体层108与焊盘106例如至少重叠大约1微米(例如大约2微米)。聚合体层108具有例如大于大约1微米的厚度，或更具体地，大于大约3微米的厚度。聚合体层108厚度的增加有助于减少导电层110与衬底102上的集成电路之间的不利的寄生或电干扰。
上钝化层112覆在导电层110上并通常可以使用在此描述的适于使用在聚合体层108中的聚合体材料中的一种形成。其他适当的材料也可以用于上钝化层12，例如由Sumitomo Corporation生产的商标为AVATREL的钝化材料焊料。在很多情况下，理想的是，形成上钝化层112的材料与形成聚合体层108的材料大体上相同，从而可以减少机械应力和破裂。上钝化层112可以具有例如大约2微米或更大的厚度。
对于使用在对于封装会出现显著的信号劣化的现有技术的射频应用中，特别是在大于大约2.5MHz的频率上(或甚至更具体地，在大于大约100MHz的频率处)工作的应用中，封装100可以是理想的。导电层110可以适于将电信号从集成电路传送到电连接到焊料隆起116的外部电路(没有示出)，从而对于具有大于例如大约1MHz的频率的电信号，电信号的有效传送没有被导电层与集成电路之间的电干扰所阻止。用于有效传送的代表性频率范围为大于大约2.5MHz并小于大约1GHz，所述代表性频率范围是很多FM和其他无线电发射机(例如，构造用于蓝牙的无线发射机/接收机)的典型操作范围。
聚合体层108理想地由具有大于大约10％优选地大于大约35％的延伸率的聚合体材料形成。介电常数优选地小于例如大约4.0。聚合体层108可以例如使用聚苯并恶唑(PBO)形成。在聚合体层108中使用的合适的树脂成分在美国专利No.6908717(名称为Positive Photosensitive ResinComposition，Process for its preparation，and Semiconductor Device，发明人Hirano等，2005年6月21日授权)中得到描述，上述美国专利通过引用在此并入。聚合体层108也可以任选地包含各种填充材料，所述填充材料与用于形成聚合体层108的一个或更多聚合体相兼容。
用于聚合体层108的其他聚合体可以包括，例如聚酰亚胺或聚酰亚胺的衍生物。用于形成聚合体层108的材料优选地是有弹性的、并展示出对使用在接口表面处的金属、对导电层110以及对UBM层114的良好粘附。
UBM层114可以包括例如铝、镍和铜。镍可以例如掺杂有钒。例如，UBM层114可以形成为Al/Ni/Cu叠层。钛层(没有示出)可以任选地形成在例如UBM层114的底面上。UBM层114也可以包括其他金属选择，例如Ti(W)/Cu；A1/无电镀Ni(Electroless Ni)/浸渍Au(Immersion Au)；A1/无电镀Ni/Pd/Au；AlCu/无电镀Ni/浸渍Au；AlCuSi/无电镀Ni/浸渍Au；和AlSi/无电镀Ni/浸渍Au。UBM层114的厚度可以是例如大约1.0微米或更厚。
UBM层114可以与上钝化层112的顶面的一部分重叠例如至少约1微米。优选的是，重叠距离足以大体上密封在上钝化层112上的UBM层114。并且，UBM层114典型地在宽度上大于焊盘106。
在其他实施例中，UBM层114可以最初将Ti设计为它的最上金属层以支持进一步处理，在最上金属层被蚀刻掉以露出覆在下面的例如UBM层114的Cu层用于焊料隆起连接。
隆起上I/O结构
图2图示说明了用于形成隆起焊盘上I/O芯片级封装200的半导体晶片的一部分的横截面视图，在所述隆起上I/O芯片级封装200中，聚合体层210在晶片钝化层206的外部(即，延伸超过晶片钝化层206的边缘)。隆起上I/O(bump-on-I/O)结构与上述再分布结构的一般不同在于：焊料隆起没有定位成远离粘结焊盘(bond pad)，从而不再需要大体上如上所述的再分布层。然而，短语“隆起上I/O”不试图将当前描述的实践限制到仅仅那些其中焊料隆起处于粘结焊盘上中间的结构。
半导体衬底202支撑集成电路(其部分由附图标记204表示)。衬底202也可以由如上所述的用于封装100的非半导体材料形成。粘结焊盘208形成对集成电路204的电连接，且具有焊盘尺寸222。如上面对封装100所描述的，封装200也可以相似地适于合适的射频用途。
UBM层212具有宽度216，且在焊盘开口220处与粘结焊盘208金属至金属接触。晶片钝化层206具有开口用于露出粘结焊盘208。聚合体层210覆在晶片钝化层206上。在此，晶片钝化层206、聚合体层210、和UBM层212可以使用与对于封装100的描述的材料、厚度、和方法相似的材料、厚度、和方法形成。例如，UBM层212可以是钛/掺杂有钒的镍/铜叠层或Al/Ni/Cu/Ti叠层。钛层也可以形成在例如UBM层212的顶面和底面上。
聚合体层210与导电粘结焊盘208的顶面的一部分重叠和接触。此重叠可以是例如至少大约1微米，且可选地，至少大约2微米。聚合体层210具有开口218，用于允许UBM层212接触粘结焊盘208的中心部分。
焊料隆起焊盘214固定到UBM层212上，所述UBM层212提供了用于形成对粘结焊盘208的电连接的焊料隆起焊盘。通常，焊料隆起214的至少一部分位于粘结焊盘208 上(图2图示焊料隆起214大体上居中地在粘结焊盘208上，但是在其他实施例中偏移位置也是可能的)。
UBM层212的底面通常形成对两种类型的表面的接触：粘结焊盘208的金属表面，和聚合体层210的聚合体表面。根据此实施例，超过UBM层212的底面区域的大约50％与聚合体层210重叠和接触，且可选地，超过UBM层212的底面区域的大约70％与聚合体层210重叠和接触。如通常所希望的，UBM层212的与其各自的粘结焊盘208金属至金属接触的部分小于UBM层212的底面总区域的大约30％，且可选地，小于大约15％。例如，矩形形状的金属至金属接触区域的宽度可以是例如大约35微米或甚至为大约10微米。
图3图示说明了在形成UBM层212之前隆起上I/O芯片级封装200的顶部透视图。粘结焊盘208的一部分通过焊盘开口220露出。聚合体层210中的开口218设置成粘结焊盘208可以形成对UBM层212的接触。
图4图示说明了隆起焊盘上I/O芯片级封装200在有图案的UBM层212横过封装200的表面形成之后的顶部透视图。如图4中所示，例如有图案的UBM层212的与封装200的导电焊盘208中的一个接触的部分可以围绕粘结焊盘的中心部分大体上对称。在此示出的有图案的UBM层212的所述部分的形状的外周边402大体上是具有直径或宽度216的圆形。然而，在其他实施例中，也可以使用其他形状，例如矩形或椭圆形，且UBM层部分不必居中或关于粘结焊盘208对称。宽度216可以是例如大于大约150微米。
通常，应该注意的是，UBM层和/或在此描述的粘结焊盘可以具有不同的形状。在圆形的情况下，在此所指的“宽度”为这些这种形状的直径，而在矩形的情况下，为这种形状的两个矩形尺寸中的较短的一个。
图5图示说明了用于形成隆起上I/O芯片级封装500的半导体晶片的一部分的横截面视图，在所述隆起上I/O芯片级封装500中，聚合体层506在晶片钝化层504的内部(即，没有延伸超过晶片钝化层504的边缘)。封装500在结构和制造上与上面的封装200大体上相似。例如，UBM层510的结构可以大体上与用于上面的UBM层212的结构大体上相同。
导电粘结焊盘508形成在半导体衬底502的前表面上。聚合体层506形成为覆在晶片钝化层504上面。通过在聚合体层506上的开口，UBM层510形成对粘结焊盘508的电连接。
加工
图6A-6E图示说明了用以制造图1的封装100的加工的横截面视图。在其他实施例中可以使用其他加工。下面的加工属性提供了晶片级封装或标准的倒装芯片实施的特定、非限制性的示例。封装200和500可以例如使用与下面描述的封装100的加工步骤相似的加工步骤形成。
在图6A中，导电粘结焊盘106使用传统的加工形成在半导体衬底102上。晶片钝化层104使用传统的加工形成在衬底102的前表面上，以便具有用于露出导电占据焊盘106的一部分的开口。
接下来，通过将例如PBO涂覆在晶片钝化层104上到至少大约3微米(例如4或5微米)的厚度，形成聚合体层108。厚度可以根据应用而变化。使用在聚合体层108中的聚合体理想地具有帮助补偿封装100内的固有应力的材料特性。聚合体层108用作平面化的电介质以使得模面钝化。聚合体层108然后在惰性环境中局部固化，这被认为有助于减小残余应力和膜氧化。
在图6B中，再分布迹线100通过使用溅射或其他金属沉积技术沉积例如Ti/Al/Ti叠层而形成。沉积层形成图案并被蚀刻以形成迹线110和用于焊料隆起焊盘的区域。再此金属沉积之前，理想的是，使用例如等离子体或化学清洗清洁聚合体层108的顶面。
在上面的Ti/Al/Ti叠层中，第一Ti层优选地等于或大于大约1000埃，以作为至聚合体层108的粘附层。Al层优选地等于或大于大约10000埃并作为到焊料隆起116去和从焊料隆起116来的主要的电信号载体。第二Ti层优选地等于或大于大约1000埃，以利用钛的高阻蚀性能作为止蚀层。总之，大约10：1的比(铝层厚度对Ti层厚度)是理想的。
在图6C中，通过将例如PBO聚合体涂覆在再分布迹线110的表面上和聚合体层108上，形成上钝化层112。聚合体被露出、形成图案、显影和交联以钝化器件的表面和保护再分布迹线110，以及在再分布迹线110上形成用于焊料隆起焊盘的开口。上钝化层112的厚度优选地大于大约4微米。上钝化层112优选地在惰性环境中固化，以有助于形成对在后面加工中的化学、热和潮湿条件的抵抗力。
在图6D中，UBM层114通过沉积Al/NiV/Cu叠层形成。例如，金属可以使用利用多腔溅射工具(即，一个腔作为用于每一种要被沉积的金属的来源，且首先从Al开始，然后是NiV和Cu)的单个步骤加工而被沉积。UBM层114也可以含有Ti层以便其理想地粘附到聚合体层108。钛的使用也提供了对外部环境的改进的耐蚀性能。金属层被形成图案以形成用于连接到焊料隆起的最终UBM层114。
在图6E中，焊料隆起116安装到UBM层114的它们各自的图案部分上。在晶片级封装中，预先形成的焊球可以用作互连材料。在此加工示例中，预先形成的焊料隆起116放置到UBM层114上。焊料隆起116然后可以使用标准的焊接镀或焊膏技术形成。
上述加工步骤典型地在晶片级上执行(即，在半导体晶片被切割以形成单独的集成电路和芯片级封装之前)。然而，在其他实施例中，用于形成芯片级封装的加工步骤的一些或全部可以在半导体晶片被切割之后执行。在半导体晶片被切割之后，单独的芯片级封装可以被安装到例如电路板上或其他形成图案的衬底上。
结论
通过前面的公开，描述了一种用于半导体器件封装的设备和方法。上面的所述封装和方法可以有助于减小或消除例如电子迁移，和在UBM层、再分布迹线、和在晶片级和倒装芯片封装中使用的聚合体系统之间缺乏粘附的可靠性问题。所述封装和方法也可以为无线器件应用提供改进的电学特性。本公开的封装和方法可以在很多应用中是有用的，所述应用例如包括射频芯片装置(例如，蓝牙、FM无线电装置，以及基于其他无线通信协议例如WiFi的装置)。
上面的封装和方法也可以有助于获得更宽的设计窗口用于更高的可靠性，这可以通过使用如下的措施来协助：例如通过使用与电介质再钝化和再分布聚合体的钛界面，和/或通过使用具有用于宽度和厚度的最优几何图形的钛/铝/钛再分布滑条，从而实现所需的低频电学性能和高频电学性能。所述封装的温度波动可靠性也超过了在先技术的芯片级封装的温度波动可靠性。
尽管上面描述了具体的示范性设备和方法，但是本领域普通技术人员将认识到，在其他实施例中，上面步骤中的很多可以被重新安排和/或省略。前面对具体实施例的描述充分地揭示了本发明的一般本质，所述本发明的一般本质即通过应用当前的知识，在不偏离总概念的情况下，其他人易于修改它和/或将它适于各种装置。例如，另外的聚合体层和再分布迹线可以用于在半导体晶片上形成多层金属(例如达到5层)。因此，这些适应和修改在所披露的实施例的含义内及其等同物的范围内。在此使用的措词或术语是为了描述的目的而非限制目的。

Claims (60)

1.一种半导体器件，包括：
衬底，所述衬底具有集成电路和多个导电粘结焊盘，所述集成电路形成在衬底的前表面上，所述多个粘结焊盘形成在所述前表面处用于形成对集成电路的电互连；
在衬底的前表面上的晶片钝化层，其中所述晶片钝化层具有用于露出导电粘结焊盘的至少一部分的开口；
覆在晶片钝化层上的聚合体层，其中所述聚合体层与导电粘结焊盘的顶面的一部分重叠并与其接触，且所述聚合体层具有用于露出导电粘结焊盘的中心部分的开口；
导电层，所述导电层定位成覆在所述聚合体层的至少一部分上并与其接触，且提供多个焊料隆起焊盘，其中所述导电层通过在聚合体层上的开口接触所述导电粘结焊盘；和
多个焊料隆起，所述多个焊料隆起每一个固定到焊料隆起焊盘中的对应的一个上。
2.根据权利要求1所述的半导体器件，其中所述衬底是半导体衬底。
3.根据权利要求1所述的半导体器件，其中所述聚合体层与导电粘结焊盘中的每一个的顶面重叠至少大约1微米。
4.根据权利要求1所述的半导体器件，其中所述晶片钝化层由从由氮化硅、氧氮化物、聚酰亚胺、苯并环丁烯、聚苯并恶唑、和聚苯并恶唑的衍生物组成的组中选择的一种材料形成。
5.根据权利要求1所述的半导体器件，其中所述晶片钝化层是聚合体层。
6.根据权利要求1所述的半导体器件，其中所述聚合体层具有大于大约2微米的厚度，且所述导电层适于将电信号从集成电路传送到电连接到焊料隆起的外部电路，从而对于具有大于大约1MHz的频率的电信号，导电层与集成电路之间的电干扰并没有阻止所述电信号的有效传输。
7.根据权利要求6所述的半导体器件，其中所述频率大于大约100MHz。
8.根据权利要求6所述的半导体器件，其中所述频率小于大约1GHz。
9.根据权利要求6所述的半导体器件，其中所述导电层包括钛。
10.一种半导体晶片，包括多个半导体器件，其中每一个半导体器件根据权利要求1构造。
11.一种无线电发射机，包括根据权利要求1的半导体器件。
12.根据权利要求1所述的半导体器件，其中所述焊料隆起焊盘中的每一个进一步包括在导电层上的隆起下金属化层，用于将焊料隆起中的每一个固定到它对应的焊料隆起焊盘上。
13.根据权利要求12所述的半导体器件，进一步包括上钝化层，所述上钝化层覆在导电层上，且其中所述隆起下金属化层延伸到上钝化层的顶面的一部分上并与其重叠。
14.根据权利要求13所述的半导体器件，其中所述隆起下金属化层与上钝化层的顶面的一部分重叠至少1微米。
15.根据权利要求13所述的半导体器件，其中所述上钝化层是聚合体层。
16.根据权利要求13所述的半导体器件，其中所述上钝化层包括聚苯并恶唑。
17.根据权利要求13所述的半导体器件，其中所述隆起下金属化层的宽度大于导电粘结焊盘中的每一个的宽度。
18.根据权利要求17所述的半导体器件，其中所述隆起下金属化层具有大体上圆形的形状，且所述隆起下金属化层的宽度是所述直径。
19.根据权利要求17所述的半导体器件，其中所述导电粘结焊盘的每一个具有大体上矩形的形状，且每一个焊盘的宽度是较短的矩形尺寸。
20.根据权利要求12所述的半导体器件，其中所述隆起下金属化层包括铝、镍和铜。
21.根据权利要求20所述的半导体器件，其中所述镍掺杂有钒。
22.根据权利要求21所述的半导体器件，进一步包括钛层，所述钛层在隆起下金属化层的底面上或顶面上。
23.根据权利要求20所述的半导体器件，其中所述导电层包括钛/铝/钛叠层。
24.根据权利要求1所述的半导体器件，其中所述导电层提供了多个再分布迹线，所述多个再分布迹线用于将多个焊料隆起焊盘电连接到多个导电粘结焊盘。
25.根据权利要求1所述的半导体器件，其中所述导电层是隆起下金属化层。
26.根据权利要求25所述的半导体器件，其中所述隆起下金属化层包括一个或更多个从由铝、镍、铜、和钛组成的组中选择的材料。
27.根据权利要求26所述的半导体器件，其中所述镍掺杂有钒。
28.根据权利要求26所述的半导体器件，进一步包括钛层，所述钛层在隆起下金属化层的底面上或顶面上。
29.根据权利要求1所述的半导体器件，其中所述导电层包括铝。
30.根据权利要求1所述的半导体器件，其中所述焊料施加成覆在导电层上作为导电浆糊或离散的焊料球，或施加成使用焊接镀以形成焊料隆起。
31.根据权利要求1所述的半导体器件，其中所述聚合体层包括聚苯并恶唑。
32.根据权利要求31所述的半导体器件，其中所述聚合体层具有大约2微米或更厚的厚度。
33.根据权利要求1所述的半导体器件，其中所述聚合体层具有大于大约10％的延伸率。
34.根据权利要求1所述的半导体器件，其中所述聚合体层具有大于大约35％的延伸率。
35.根据权利要求1所述的半导体器件，其中所述聚合体层包括聚酰亚胺或聚酰亚胺的衍生物。
36.根据权利要求1所述的半导体器件，其中所述导电层覆在聚合体层的顶面的一部分上。
37.根据权利要求1所述的半导体器件，其中所述导电层没有接触晶片钝化层。
38.根据权利要求25所述的半导体器件，其中对应于焊料隆起焊盘中的每一个的所述隆起下金属化层的每一个部分具有底面区域，且其中小于大约30％的所述底面区域与其各自的导电粘结焊盘金属至金属接触。
39.根据权利要求38所述的半导体器件，其中小于大约15％的所述底面区域与其各自的导电粘结焊盘金属至金属接触。
40.根据权利要求38所述的半导体器件，其中对应于焊料隆起焊盘中的一个的、所述隆起下金属化层的部分，相对于其各个导电粘结焊盘的中心部分大体上对称。
41.根据权利要求40所述的半导体器件，其中对应于焊料隆起焊盘中的一个的、所述隆起下金属化层的部分具有大体上圆形的外周边且直径大于大约150微米。
42.根据权利要求25所述的半导体器件，其中对应于焊料隆起焊盘中的每一个的所述隆起下金属化层的每一个部分具有底面区域，且其中大于大约50％的所述底面区域与聚合体层直接接触。
43.根据权利要求42所述的半导体器件，其中大于大约70％的所述底面区域与聚合体层直接接触。
44.一种半导体器件，包括：
衬底，所述衬底具有集成电路和多个导电粘结焊盘，所述集成电路形成在衬底的前表面上，所述多个粘结焊盘形成在所述前表面处用于形成对集成电路的电互连；
在衬底的前表面上的晶片钝化层，其中所述晶片钝化层具有用于露出导电粘结焊盘的至少一部分的开口；
覆在晶片钝化层上的聚合体层，其中所述聚合体层具有用于露出导电粘结焊盘的中心部分的开口；
隆起下金属化层，所述隆起下金属化层覆在聚合体层上并与聚合体层接触，其中所述隆起下金属化层通过在聚合体层中的开口接触导电粘结焊盘；
多个焊料隆起，所述多个焊料隆起每一个固定到隆起下金属化层的一部分上；且
其中固定焊料隆起中的一个的所述隆起下金属化层的每一个部分具有底面区域，且其中少于大约30％的所述底面区域与其各自的导电粘结焊盘金属至金属接触。
45.根据权利要求44所述的半导体器件，其中少于大约15％的所述底面区域与其各自的导电粘结焊盘金属至金属接触。
46.根据权利要求44所述的半导体器件，其中固定焊料隆起中的一个的所述隆起下金属化层的每一个部分相对于其各自导电粘结焊盘的中心部分大体上对称。
47.根据权利要求46所述的半导体器件，其中固定焊料隆起焊盘中的一个的所述隆起下金属化层的部分具有大体上圆形的外周边，所述大体上圆形的外周边具有大于大约150微米的直径。
48.根据权利要求44所述的半导体器件，其中固定焊料隆起焊盘中的一个的所述隆起下金属化层的部分具有底面区域，且其中大于50％的底面区域与聚合体层直接接触。
49.根据权利要求48所述的半导体器件，其中大于70％的底面区域与聚合体层直接接触。
50.根据权利要求44所述的半导体器件，其中所述隆起下金属化层包括一种或更多从由铝、镍、铜、和钛组成的组中选择的材料。
51.根据权利要求50所述的半导体器件，其中所述镍掺杂有钒。
52.根据权利要求50所述的半导体器件，进一步包括钛层，所述钛层在隆起下金属化层的底面上或顶面上。
53.根据权利要求52所述的半导体器件，其中所述隆起下金属化层适于将电信号从集成电路传送到电连接到焊料隆起的外部电路，从而对于具有大于大约1MHz的频率的电信号，电信号与集成电路之间的电干扰并没有阻止所述电信号的有效传输。
54.根据权利要求44所述的半导体器件，其中所述聚合体层具有大约2微米或更厚的厚度。
55.根据权利要求44所述的半导体器件，其中所述聚合体层具有大于大约10％的延伸率。
56.一种半导体器件，包括：
衬底，所述衬底具有集成电路和多个导电粘结焊盘，所述集成电路形成在衬底的前表面上，所述多个粘结焊盘形成在所述前表面处用于形成对集成电路的电互连；
在衬底的前表面上的晶片钝化层，其中所述晶片钝化层具有用于露出导电粘结焊盘的至少一部分的开口；
覆在晶片钝化层上的聚合体层，其中所述聚合体层与导电粘结焊盘的顶面的一部分重叠并与其接触，且所述聚合体层具有用于露出导电粘结焊盘的中心部分的开口；
具有图案的隆起下金属化层，所述具有图案的隆起下金属化层覆在聚合体层上并与聚合体层接触，其中所述隆起下金属化层包括钛并通过在聚合体层中的开口接触导电粘结焊盘；和
多个焊料隆起，其中所述焊料隆起中的每一个的至少一部分位于导电粘结焊盘中的一个上并被固定到隆起下金属化层的一部分上。
57.根据权利要求56所述的半导体器件，其中固定焊料隆起中的一个的所述隆起下金属化层的每一个部分具有底面区域，且其中小于大约30％的所述底面区域与其各自的导电粘结焊盘金属至金属接触。
58.一种用于形成半导体器件的方法，所述半导体器件包括衬底，所述衬底具有集成电路和多个导电粘结焊盘，所述集成电路形成在衬底的前表面上，所述多个粘结焊盘形成在所述前表面处用于形成对集成电路的电互连，所述方法包括以下步骤：
在衬底的前表面上形成晶片钝化层，所述晶片钝化层具有用于露出导电粘结焊盘的至少一部分的开口；
形成覆在晶片钝化层上的聚合体层，其中所述聚合体层与导电粘结焊盘的顶面的一部分重叠并与其接触，且所述聚合体层具有用于露出导电粘结焊盘的中心部分的开口；
形成导电层，所述导电层定位成覆在所述聚合体层的至少一部分上并与其接触，且所述导电层提供多个焊料隆起焊盘，其中所述导电层通过在聚合体层上的开口接触所述导电粘结焊盘；和
安装多个焊料隆起焊盘，所述多个焊料隆起焊盘每一个固定到焊料隆起焊盘中的对应的一个上。
59.根据权利要求58所述的方法，其中形成导电层包括金属溅射。
60.根据权利要求58所述的方法，其中形成聚合体层包括使用聚合体涂覆并露出和显影所述聚合体。
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