CN101882608B - 凸块垫结构及其制造方法 - Google Patents

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Abstract

本发明涉及一种凸块垫结构，此凸块垫结构包含：一基材，此基材包含上层；一强化垫位于此上层上；一中间层位于强化垫的上方；一中间连接垫位于中间层上；一外层位于中间连接垫的上方；以及一凸块底层金属(UBM)经由外层中的开口连接至中间连接垫。另外的实施例可包含一介层窗物理性耦合中间连接垫至强化垫。介层窗可包含一特征，此特征选自于由实心介层窗、实质环状介层窗与5×5的阵列介层窗。另外，又一实施例可包含第二强化垫、以及第二介层窗物理性耦合强化垫至第二强化垫。

Description

凸块垫结构及其制造方法
技术领域
本发明是有关于一种半导体元件的凸块垫结构，且特别是有关于一种覆晶装置(Flip Chip Assembly)的凸块垫结构。
背景技术
一覆晶封装包含面朝下的半导体芯片，此半导体芯片利用焊接凸块电性与物理性地(mechanically)贴附于基材。因覆晶封装的可扩缩性(scalability)而可允许覆晶封装使用在较小的应用中，因此覆晶封装通常优于其它传统封装。但随着覆晶封装的尺寸的缩减，以及低介电常数介电质的使用的增加，源自于施加在覆晶封装上的机械应力，可能导致与凸块垫金属和低介电常数介电质有关的问题发生。
图1A绘示焊接凸块垫及其下方内连线结构的一部分的剖面图。焊接凸块2实体地连接至凸块底层金属(UBM)垫4，且凸块底层金属垫4透过半导体芯片上的外钝化层6中的开口而与铝垫8连接。铝垫8位在内钝化层10上。内钝化层10位于未掺杂硅玻璃(USG)层12之上，而未掺杂硅玻璃层12位于低介电常数层14上。未掺杂硅玻璃层12可包含多个包含电路系统的独立金属层。铝线路16电性耦合铝垫8至内连线结构中的铝接触18。介层窗20a、20b与20c经由内钝化层10，而将铝接触18连接至接触22。接触22透过多个介层窗24而耦合至另一接触26。另外的接触与介层窗可包含如半导体元件所要求的内连线结构。
图1B绘示凸块底层金属垫4、铝垫8、铝线路16、铝接触18、及介层窗20a、20b与20c的布局。外八边形区域代表铝垫8。中间的八边形区域代表凸块底层金属垫4。内八边形区域代表凸块底层金属垫4的凹陷部。
图1A与图1B所示的凸块垫一般应用在覆晶装置上。因覆晶装置的可应用在较小科技的可扩缩性，覆晶装置较适用于最新的科技中。此外，随着装至尺寸的缩减，特别是22nm科技，且随着低介电常数介电质的使用变得更为普遍，特别是当介电常数值低于2.5，来自于凸块垫的机械应力的冲击也随之增加。凸块垫上的应力，例如半导体元件与附着的封装基材之间的热膨胀系数(CTE)的不匹配所造成的剥离或剪应力，可因源自于弱化的凸块垫而造成的半导体元件的机械故障，例如未掺杂硅玻璃、低介电常数介电质或焊接凸块的破裂。
另一常用在覆晶技术中的结构为铜上直凸块(Direct Bump On Copper；DBOC)结构。在DBOC结构中，凸块底层金属与上金属化层的铜金属直接接触。无铝垫或内钝化层应用在DBOC结构中。无铝垫或内钝化层来作为缓冲，DBOC结构通常具有较低的机械强度，而遭受如同上述的相同问题。因此，习知技术需要一种具有增强的机械强度的凸块垫，以克服习知技术缺点。
发明内容
本发明的目的就是在提供一种凸块接合垫结构及其制造方法。通过本发明的实施例通常可解决或防止这些与其它问题，且通常可达到技术优点，其中本发明的实施例增加凸块接合垫结构的机械强度。因此，可保护未掺杂硅玻璃层与低介电常数介电层之间的界面。
根据本发明的一实施例，一种凸块接合垫结构包含：一基材，包含一上层；一强化垫位于此上层上；一中间层位于强化垫的上方；一中间连接垫位于中间层上；一外层位于中间连接垫的上方；以及一凸块底层金属经由外层中的开口连接至中间连接垫。
根据本发明的另一实施例，一种凸块接合垫结构包含：一铜垫位于一基材的上层上；一铝垫位于一内钝化层上；一介层窗物理性地耦合铜垫至铝垫；以及一凸块底层金属经由外钝化层中的开口，物理性地且电性耦合至铝垫。内钝化层位于基材的上层上。
根据本发明的又一实施例，一种凸块接合垫结构的制造方法，此方法包含：形成一强化垫于一基材的上层上；形成一中间层于强化垫上；形成一中间连接垫于中间层上，且一介层窗经由中间层而将中间连接垫耦合至强化垫；形成一外层于中间连接垫上；以及形成一凸块底层金属于外层的开口中，以将凸块底层金属耦合至中间连接垫。
本发明的一实施例的优点为，因结构的杨氏系数(Young’s Modulus)的增加而在未掺杂硅玻璃与低介电常数介电层之间的界面上所造成的应力，大致上可获得缩减。杨氏系数的增加通常会造成整体结构具有更大的机械强度。
附图说明
为了更完全了解本发明及其优点，现结合所附附图而参照以上的描述，其中：
图1A绘示一种传统凸块垫结构与内连线的剖面图；
图1B绘示一种传统凸块垫结构与内连线的平面视图；
图2绘示依照本发明一实施例的一种凸块垫结构的剖面图；
图3绘示依照本发明的另一实施例的一种凸块垫结构的剖面图；
图4绘示比较传统结构与本发明的实施例间的未掺杂硅玻璃层与低介电常数介电层的界面处的应力的曲线图；
图5绘示铜垫尺寸对未掺杂硅玻璃层与低介电常数介电层的界面处的应力的影响的曲线图；
图6A至图6D绘示依照本发明的多个实施例的介层窗与凸块垫结构的平面视图；
图7绘示不同介层窗布局如何影响未掺杂硅玻璃层与低介电常数介电层的界面处的应力的曲线图；
图8绘示依照本发明的又一实施例的一种凸块垫结构的剖面图；
图9A至图9M绘示依照本发明的一实施例的一种制造凸块垫结构的制程。
【主要附图标记说明】
2：焊接凸块                4：凸块底层金属垫
6：外钝化层                8：铝垫
10：内钝化层               12：未掺杂硅玻璃层
14：低介电常数层           16：铝线路
18：铝接触                 20a：介层窗
20b：介层窗                20c：介层窗
22：接触                   24：介层窗
26：接触                   30：焊接凸块
32：凸块底层金属垫          34：外钝化层
36：铝垫                    38：内钝化层
40：铜垫                    42：未掺杂硅玻璃层
44：低介电常数介电层        46：电路系统
48：介层窗                  48a：介层窗
48b：介层窗                 48c：介层窗
48d：介层窗                 50：介层窗
52：铜垫                    100：未掺杂硅玻璃层
102：光阻层                 104：内连线介层窗开口
106：插塞                   108：光阻层
110：铜                     112：内连线介层窗
114：内连线接触             116：铜垫
118：第一钝化层             120：光阻层
122：介层窗开口             124：介层窗开口
126：铝                     128：铝内连线介层窗
130：铝介层窗               132：光阻层
134：铝内连线接触           136：铝线路
138：铝垫                   140：第二钝化层
142：光阻层                 144：凸块底层金属开口
146：凸块底层金属垫         Δ：差
具体实施方式
较佳实施例的制造与应用将详细讨论如下。然而，应该了解的一点是，本发明提供许多可应用的创新概念，这些创新概念可在各种特定背景中加以体现。所讨论的特定实施例仅用以举例说明制造与应用本发明的特定方式，并非用以限制本发明的范围。
本发明将以特定背景，称之为覆晶装置的凸块垫，的多个实施例来描述。然而，本发明亦可应用在任何使用焊接凸块垫的封装装置，例如DBOC结构。
图2绘示本发明的第一实施例。焊接凸块30实体上连接至下凸块底层金属垫32，而凸块底层金属垫32经由半导体芯片上的外钝化层34中的开口连接至铝垫36。铝垫36设置在内钝化层38上。内钝化层38位于未掺杂硅玻璃层42的上方，而未掺杂硅玻璃层42位于低介电常数介电层44上。实心铜垫40位于未掺杂硅玻璃层42上，且位于铜垫36的下方。低介电常数介电层44亦可包含电路系统46。这些层亦可包含任何其它已知配置或材料。举例而言，低介电常数介电层44可以另一未掺杂硅玻璃层替代。此外，未绘示于图2与后续的图3和图8的是铝线路，此铝线路电性耦合内连线结构至铝垫36。
图3描绘另一实施例。图3的结构相同于图2，除了图3的结构具有多个介层窗48，这些介层窗48将铝垫36连接至铜垫40。
这些实施例降低施加在未掺杂硅玻璃层42与低介电常数介电层44的应力。图4为一曲线图，其绘示出未掺杂硅玻璃层42与低介电常数介电层44之间的界面处的应力缩减。传统铝垫描绘在图1A中。具有铜垫的铝垫绘示于图2中，且具有铜垫与介层窗连接的铝垫绘示在图3中。以传统垫作为基线，来正规化界面上的应力。铝垫与铜垫结构(图2)在剥离应力上具有正规化基线9％的缩减，在剪应力上具有正规化基线12％的缩减。具有介层窗的铝垫与铜垫结构(图3)在剥离应力上具有正规化基线15％的缩减，在剪应力上具有正规化基线22％的缩减。
在界面上的应力的缩减大致上通过增加铜垫40所造成的杨氏系数的增加所造成。低介电常数介电质的杨氏系数约为10GPa，而未掺杂硅玻璃的杨氏系数约为70GPa。然而，铜的杨氏系数约为218GPa。因此，将铜插入结构中将大致上可增加结构的杨氏系数，以增加机械强度，借以提供界面较佳的保护。
不仅此型式的结构的应用可影响施加在未掺杂硅玻璃层42上的应力，而且铜垫40的尺寸也可影响这些应力。图5一曲线图，其绘示出铜垫40的尺寸可如何的影响应力。曲线图的x轴为差Δ，其单位为微米。差Δ代表图3所示的凸块底层金属垫32的外接圆半径与铜垫40的外接圆半径的差。在图5中，根据一基线来正规化未掺杂硅玻璃层42与低介电常数介电层44之间的界面上的应力，此基线为当铜垫40的外接圆半径等于凸块底层金属垫32的外接圆半径，如此差Δ为零。如图5的曲线图所示，应力随着差Δ的增加而减少，且一旦差Δ超过5微米，正规化应力的减少相对小。如此，可说差Δ在5微米时变饱和。因此，差Δ较佳为约5微米，虽然差Δ可为任何可能的尺寸。
此外，用以将铝垫36连接至铜垫40的介层窗48的布局，可影响施加在未掺杂硅玻璃层42与低介电常数介电层44上的应力。图6A至图6D绘示介层窗48的数种示范性布局。图6A绘示具有实心八边形介层窗48a。虚线表示凸块底层金属垫32的布局，实线为铜垫40。大体而言，凸块底层金属垫32的外接圆半径介于约75与120微米之间，而铝垫36(图中未示出)的外接圆半径约大于凸块底层金属垫32的外接圆半径4微米。图6B绘示八边形环状介层窗48b，其中介层窗48b的外侧的外接圆半径大于介层窗48b的内侧的外接圆半径10微米。图6C绘示八边形环状介层窗48c，其中介层窗48c的外侧的外接圆半径大于介层窗48c的内侧的外接圆半径20微米。图6B与图6C中的介层窗的表面积分别为铝垫36的表面积的28.4％与52.1％。此外，八边形环状介层窗48b与48c的内侧与外侧外接圆半径之间的差距可增加或减少，例如至5微米或至25微米。具有5微米的差距时，介层窗的表面积为铝垫36的14.8％，而具有25微米的差距时，介层窗的表面积为铝垫36的62.1％。图6D绘示5×5阵列的介层窗48b。
图7为一曲线图，其绘示出这些不同布局如何影响未掺杂硅玻璃层42与低介电常数介电层44的界面的应力。图6A的实心八边形介层窗48a作为基线，而其它所有布局根据此基线进行正规化。从此曲线图中，可看出在经正规化后的应力从基线缩减至图6C中的20微米八边形环状介层窗48c，继续缩减至图6D中的5×5阵列介层窗48d，再缩减至图6B中的10微米八边形环状介层窗48b。
上述实施例的缺点为未掺杂硅玻璃层42中的铜垫40需要更多面积，或者未掺杂硅玻璃层42必须包含一额外金属层。相较于图1A中的凸块垫，本发明的实施例在未掺杂硅玻璃层42中的上金属层上需要一区域来放置铜垫40。这样可能需要在上金属层上重新设定电路系统的线路，以清出铜垫40的区域。替代性地，可在未掺杂硅玻璃层42中加入额外金属层，以放置铜垫40。如此将不需要重新设定已存半导体元件设计中的电路系统的线路，但加入此额外金属层所增加的处理与材料，将会导致花费更多。
图8绘示类似于图3所示的实施例的另一实施例，除了第二铜垫52位于未掺杂硅玻璃层24下方与低介电常数介电层44上。多个介层窗50将铜垫40连接至第二铜垫52。根据图6A至图6D的介层窗布局，介层窗50可为一或许多单独的介层窗，或者可为一介层窗。此外，可将更多铜垫加入图8所示的结构中。这些铜垫可位于包含未掺杂硅玻璃层42的多重金属层中，或者可位于未掺杂硅玻璃层42与低介电常数介电层44中。多个铜垫可利用介层窗来予以连接，或者可不连接。第二铜垫22的加入可进一步增加结构的杨氏系数，因而可增加结构的整体机械强度。
实施例的其它特征包含较厚的铝垫36及/或铝线路、较厚的未掺杂硅玻璃层42、或仅具有多个介层窗48穿过内钝化层38而不具有下方铜垫。铝垫36的厚度一般约为1.45微米。将此厚度增加至例如2.5微米，可增加结构的机械强度，而将可提供未掺杂硅玻璃层42与低介电常数介电层44更多的保护。同样地，增加未掺杂硅玻璃层42的厚度，可增加未掺杂硅玻璃层42的机械强度，借以愈来愈强地保护未掺杂硅玻璃层42与低介电常数介电层44。可通过增加未掺杂硅玻璃层42中的已存在的层的厚度、或通过在未掺杂硅玻璃层42中加入数层新的层的方式，来增加未掺杂硅玻璃层42的厚度。此外，穿过内钝化层38且不具有下方铜垫的多个介层窗48可增加超越传统凸块垫的结构的机械强度。
图9A至图9M绘示依照另一实施例的一种制造图3的凸块垫结构的制程。在图9A中，形成未掺杂硅玻璃层100于低介电常数介电层(未示出)上。在图9B中，图案化光阻层102于未掺杂硅玻璃层100上，以暴露出未掺杂硅玻璃层100的将进行多个内连线介层窗开口104的蚀刻处。接着，利用已知的微影技术，蚀刻内连线介层窗开口104。在图9C中，接下来以多个插塞(Plug)106部分填充内连线介层窗开口104，再移除光阻层102。在图9D中，形成另一光阻层108于未掺杂硅玻璃层100上，并图案化此光阻层108，以暴露出未掺杂硅玻璃层100中将形成在内连线介层窗开口104上的内连线接触之处、与将形成铜垫之处。接着，利用已知的微影技术，将未掺杂硅玻璃层100蚀刻到至少插塞106的顶部的深度。
在图9E中，移除光阻层108与插塞106。接下来，沉积铜110于未掺杂硅玻璃层100上。在沉积铜110之前，可利用物理气相沉积方式形成扩散阻障层。而且，于形成扩散阻障层之后，但在沉积铜110之前，可形成铜晶种层(Copper Seed Layer)，以利电镀。在图9F中，利用例如化学机械研磨移除任何多余的铜110。这样形成多个内连线介层窗112、内连线接触114与铜垫116。替代性地，传统双镶嵌制程步骤可应用来形成内连线介层窗112、内连线接触114与铜垫116。
在图9G中，沉积第一钝化层118于未掺杂硅玻璃层100的上方。在图9H中，形成光阻层120于第一钝化层118上。图案化光阻层120，以暴露出第一钝化层118位于内连线接触114与铜垫116上的多个部分。接着，利用已知微影技术蚀刻第一钝化层118，而留下多个介层窗开口122与124。在图9I中，移除光阻层120，且沉积铝126。铝126填充介层窗开口122，而形成铝内连线介层窗128，且填充介层窗开口124，而形成铝介层窗130。在图9J中，形成光阻层132于铝126上方，并图案化此光阻层132，以形成铝内连线接触134、铝线路136与铝垫138。接着，蚀刻铝126的图案。接着，蚀刻铝126，而形成这些构件。
在图9K中，移除光阻层132，再沉积第二钝化层140于此结构上。在图9L中，形成光阻层142于第二钝化层140上，并图案化此光阻层142，以暴露出铝垫138上方的第二钝化层140的一部分。接着，向下蚀刻第二钝化层140至铝垫138，而留下凸块底层金属开口144。在图9M中，移除光阻层142，再形成凸块底层金属垫146于凸块底层金属开口144中，此凸块底层金属垫146与铝垫138连接。
虽然本发明及其优点已详细描述如上，然应该了解到的一点是，在不偏离后附申请专利范围所界定的本发明的精神与范围下，当可在此进行各种改变、取代以及修正。举例而言，虽然上述实施例的许多特征已包含铜或铝，然而每个特征可包含同来取代上述的铝，或反之亦然。如另一个例子，熟习此项技艺者将可轻易地了解到，以上所描述的各层，例如钝化层、未掺杂硅玻璃层与介电层，可无需为依照上述实施例的结构中所描述的层。
此外，本申请案的范围并非限制在说明书所描述的制程、机械、制造、物质成分、手段、方法以及步骤的特定实施例中。任何本领域技术人员，将可轻易从本发明的揭露中了解到，现存或日后所发展出的可与在此所描述的对应实施例执行实质相同的功能、或达到实质相同的结果的制程、机械、制造、物质成分、手段、方法或步骤，可依据本发明来加以应用。因此，所附的权利要求书用以将这类制程、机械、制造、物质成分、手段、方法或步骤含括在其范围内。

Claims (10)

1.一种凸块垫结构，其特征在于，包含：
一基材，包含一上层；
一强化垫，位于该上层上；
一中间层，位于该强化垫的上方；
一中间连接垫，位于该中间层上；
一外层，位于该中间连接垫的上方；以及
一凸块底层金属，经由该外层中的一开口连接至该中间连接垫。
2.根据权利要求1所述的凸块垫结构，其特征在于，该强化垫具有一半径或一外接圆半径大于该凸块底层金属的一半径或一外接圆半径。
3.根据权利要求1所述的凸块垫结构，其特征在于，还包含一介层窗，物理性地耦合该中间连接垫至该强化垫。
4.根据权利要求3所述的凸块垫结构，其特征在于，该介层窗包含一特征，该特征选自于由一实心介层窗、一环状介层窗与一5×5阵列介层窗所组成的一族群。
5.根据权利要求1所述的凸块垫结构，其特征在于，还包含：
一第二强化垫，其中该基材还包含一内层，且其中该第二强化垫位于该内层上；以及
一第二介层窗，物理性耦合该强化垫至该第二强化垫。
6.根据权利要求3所述的凸块垫结构，其特征在于，该强化垫是一铜垫；以及该中间连接垫是一铝垫。
7.根据权利要求6所述的凸块垫结构，其特征在于，该介层窗包含一实心介层窗、一环状介层窗与一阵列介层窗。
8.一种凸块垫结构的制造方法，其特征在于，包含：
形成一强化垫于一基材的一上层上；
形成一中间层于该强化垫上；
形成一中间连接垫于该中间层上，且一介层窗经由该中间层而将该中间连接垫耦合至该强化垫；
形成一外层于该中间连接垫上；以及
形成一凸块底层金属于该外层的一开口中，以将该凸块底层金属耦合至该中间连接垫。
9.根据权利要求8所述的凸块垫结构的制造方法，其特征在于，形成该强化垫的步骤包含：
图案化位于该基材的该上层上的一光阻层，以暴露出该上层中将设置该强化垫的一区域；
蚀刻该上层暴露出的该区域；以及
沉积一金属于该上层上。
10.根据权利要求8所述的凸块垫结构的制造方法，其特征在于，形成该中间连接垫的步骤包含：
图案化位于该中间层上的一第一光阻层，以暴露出该中间层中将形成该介层窗的一区域；
蚀刻该中间层暴露出的该区域；
沉积一金属层于该中间层上，以形成一金属化层与该介层窗；
图案化位于该金属化层上的一光阻层，借以使该金属化层将被形成该中间连接垫的部分不被暴露出；以及
蚀刻该金属化层的一暴露部分。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548281B2 (en) * 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9224688B2 (en) * 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
TWI550801B (zh) * 2013-11-13 2016-09-21 南茂科技股份有限公司 封裝結構及其製造方法
US9953954B2 (en) * 2015-12-03 2018-04-24 Mediatek Inc. Wafer-level chip-scale package with redistribution layer
CN107768343A (zh) * 2017-09-29 2018-03-06 江苏长电科技股份有限公司 高可靠性rdl堆叠开孔结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200509342A (en) * 2003-08-21 2005-03-01 Advanced Semiconductor Eng Chip structure
WO2006050127A3 (en) * 2004-10-29 2007-11-15 Flipchip Int Llc Semiconductor device package with bump overlying a polymer layer
CN101383335A (zh) * 2007-09-04 2009-03-11 全懋精密科技股份有限公司 半导体封装基板及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050048772A1 (en) * 2003-09-02 2005-03-03 Applied Materials, Inc. Bond pad techniques for integrated circuits
US7498680B2 (en) * 2006-12-06 2009-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200509342A (en) * 2003-08-21 2005-03-01 Advanced Semiconductor Eng Chip structure
WO2006050127A3 (en) * 2004-10-29 2007-11-15 Flipchip Int Llc Semiconductor device package with bump overlying a polymer layer
CN101383335A (zh) * 2007-09-04 2009-03-11 全懋精密科技股份有限公司 半导体封装基板及其制作方法

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