CN101131940A - 在sop封装线上实现多芯片、被动元件封装的工艺 - Google Patents

在sop封装线上实现多芯片、被动元件封装的工艺 Download PDF

Info

Publication number
CN101131940A
CN101131940A CN 200710077100 CN200710077100A CN101131940A CN 101131940 A CN101131940 A CN 101131940A CN 200710077100 CN200710077100 CN 200710077100 CN 200710077100 A CN200710077100 A CN 200710077100A CN 101131940 A CN101131940 A CN 101131940A
Authority
CN
China
Prior art keywords
sop
chip
packaging
technology
conductive silver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200710077100
Other languages
English (en)
Inventor
朱军山
蓝记粧
伍升平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GUANGZHOU YUEJING HIGH TECHNOLOGY Co Ltd
Original Assignee
GUANGZHOU YUEJING HIGH TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GUANGZHOU YUEJING HIGH TECHNOLOGY Co Ltd filed Critical GUANGZHOU YUEJING HIGH TECHNOLOGY Co Ltd
Priority to CN 200710077100 priority Critical patent/CN101131940A/zh
Publication of CN101131940A publication Critical patent/CN101131940A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements

Landscapes

  • Die Bonding (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

本发明涉及一种在SOP封装线上实现多芯片、被动元件的封装工艺。用SOP的框架实现多芯片、被动元件组合的SiP(系统级)的封装工艺。包括：将贴片电阻与辅助芯片使用导电银胶粘合在引线框架上；被动元件使用导电银胶焊接在引线框架的两个焊点上；在SOP封装体内，将多芯片、辅助芯片和若干个被动元器件封装其内；进行老化及表面处理；打印。

Description

在SOP封装线上实现多芯片、被动元件封装的工艺
技术领域
本发明涉及一种IC封装及先进的布线、优化焊线工艺，尤其涉及一种在SOP封装线上实现多芯片、被动元件的封装工艺。
背景技术
随着电子技术的飞速发展，芯片的封装技术也在不断革新。新型封装技术(CSP、Flip Chip)与基板技术的发展，导致了SiP重新成为开发的热点。SiP是通过一个封装来完成一个系统目标产品的全部连接以及功能和性能。作为一个“系统”，其内部包括数字的、模拟的、射频的、宽带通讯的、甚至微机电和光电器件或包括从传感器接受、控制到驱动输出执行全过程。
SiP的优异性能与其复杂的制作工艺是分不开的。SiP集合了当今封装行业的许多尖端技术，包括芯片堆叠、内部互连、多层基板、散热器等等。目前主要采用BGA封装形式来实现系统级(SiP)的封装技术，BGA封装要求制作特殊的PCB板，在目前现有的生产条件下，生产效率比较低，同时也缺乏通用性和增加制造成本，在一定程度上制约系统级(SiP)的封装技术全方面的快速发展。
发明内容
本发明的目的在于克服上述现有技术的不足之处，提供一种用SOP24封装实现的SiP封装技术，具有与SOP24完全兼容，能在不改变生产线设备的基础上，实现SiP封装，使封装的体积大大缩小，电路板的面积随之缩小，节省封装材料并提高电路的可靠性，从而避开通常SiP封装所必需的基板设计，制造技术，使用SOP的框架即可实现多芯片、被动元件组合的SiP的封装工艺。
本发明的目的可以通过以下措施来达到：
这种在SOP封装线上实现多芯片、被动元件的封装工艺，其特殊之处在于：它包括下列工艺：
(1)将贴片电阻与辅助芯片使用导电银胶粘合在引线框架上；
(2)被动元件使用导电银胶焊接在引线框架的两个焊点上；
(3)在SOP封装体内，将多芯片、辅助芯片和若干个被动元器件封装其内；
(4)进行老化及表面处理；
(5)打印。
本发明的目的可以通过以下措施来达到：
所述步骤(1)的贴片电阻使用导电银胶粘合引线框架与辅助芯片使用导电银胶粘合引线框架步骤之间加入烘干步骤。
所述步骤(1)与步骤(2)之间加入烘干步骤。
所述银浆点定位置A与电阻、辅助芯片的放置位置B的最佳尺寸是A＝0.00625英寸，B＝0.011英寸。
本发明相比现有技术具有如下优点：
1、该工艺与SOP完全兼容，能在不改变生产线设备的基础上，实现SiP封装。
2、依该工艺制作出来的器件，在原有面积上提高了系统的集成度，而且集成了数字信号器件与模拟信号器件，既有主动器件也有被动器件，并且具有信号控制与外部驱动功能，不但体现出SiP系统封装的特点，也能降低制作难度和设备要求。
附图说明
图1是本发明中电阻与引线框架的连接以及辅助芯片焊接在引线框架上的连接示意图。
图2是本发明中银浆点定位置与电阻、辅助芯片放置位置示意图。
图3是本发明SiP芯片布置示意图。
具体实施方式
本发明下面将结合附图作进一步详述：
在SOP封装线上实现多芯片、被动元件的封装工艺，包括下列工艺：
(1)将贴片电阻使用导电银胶粘合引线框架上；
(2)烘干，使其固定牢固；
(3)辅助芯片使用导电银胶粘合在引线框架上；
(4)烘干，使其固定牢固；
(5)被动元件使用导电银胶焊接在引线框架的两个焊点上；
(6)在SOP封装体内，将多芯片、辅助芯片和若干个被动元器件封装其内，所述银浆点定位置A与电阻、辅助芯片的放置位置B的最佳尺寸是A＝0.00625英寸，B＝0.011英寸；
(7)进行老化及表面处理；
(8)打印；
(9)测试。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明权利要求的涵盖范围。

Claims (4)

1.一种在SOP封装线上实现多芯片、被动元件的封装工艺，其特征在于：它包括下列工艺：
(1)将贴片电阻与辅助芯片使用导电银胶粘合在引线框架上；
(2)被动元件使用导电银胶焊接在引线框架的两个焊点上；
(3)在SOP封装体内，将多芯片、辅助芯片和若干个被动元器件封装其内；
(4)进行老化及表面处理；
(5)打印。
2.根据权利要求1所述在SOP封装线上实现多芯片、被动元件的封装工艺，其特征在于：所述步骤(1)的贴片电阻使用导电银胶粘合引线框架与辅助芯片使用导电银胶粘合引线框架步骤之间加入烘干步骤。
3.根据权利要求1所述在SOP封装线上实现多芯片、被动元件的封装工艺，其特征在于：所述步骤(1)与步骤(2)之间加入烘干步骤。
4.根据权利要求1所述的在SOP封装线上实现多芯片、被动元件封装的工艺其，特征在于：所述银浆点定位置A与电阻、辅助芯片的放置位置B的最佳尺寸是A＝0.00625英寸，B＝0.011英寸。
CN 200710077100 2007-09-14 2007-09-14 在sop封装线上实现多芯片、被动元件封装的工艺 Pending CN101131940A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200710077100 CN101131940A (zh) 2007-09-14 2007-09-14 在sop封装线上实现多芯片、被动元件封装的工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200710077100 CN101131940A (zh) 2007-09-14 2007-09-14 在sop封装线上实现多芯片、被动元件封装的工艺

Publications (1)

Publication Number Publication Date
CN101131940A true CN101131940A (zh) 2008-02-27

Family

ID=39129139

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200710077100 Pending CN101131940A (zh) 2007-09-14 2007-09-14 在sop封装线上实现多芯片、被动元件封装的工艺

Country Status (1)

Country Link
CN (1) CN101131940A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817598A (zh) * 2017-11-22 2019-05-28 Tdk株式会社 半导体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817598A (zh) * 2017-11-22 2019-05-28 Tdk株式会社 半导体装置
CN109817598B (zh) * 2017-11-22 2024-01-09 Tdk株式会社 半导体装置

Similar Documents

Publication Publication Date Title
TW200629509A (en) A semiconductor device and a method for manufacturing of the same
US8586413B2 (en) Multi-chip module having a support structure and method of manufacture
US8125063B2 (en) COL package having small chip hidden between leads
CN206282838U (zh) 无源器件与有源器件的集成封装结构
WO2007013024A3 (en) Flip-chip package with air cavity
CN103325755A (zh) 半导体封装结构
SG149896A1 (en) Methods of fabrication of lead frame-based semiconductor device packages incorporating at least one land grid array package
CN106783814A (zh) 一种薄膜体声波器件裸芯片模组封装结构及封装方法
CN102270589B (zh) 半导体元件的制造方法和相应的半导体元件
KR100800475B1 (ko) 적층형 반도체 패키지 및 그 제조방법
CN206163483U (zh) 包括薄膜体声波器件裸芯片在内的多芯片模组封装结构
TWI468088B (zh) 半導體封裝件及其製法
CN101131940A (zh) 在sop封装线上实现多芯片、被动元件封装的工艺
CN208608194U (zh) 一种半导体双面封装结构
CN201490179U (zh) 电路板结构
CN207760033U (zh) Mems水听器芯片的扇出型封装结构
KR20080074468A (ko) 초음파를 이용한 반도체 칩의 표면실장방법
CN101471330B (zh) 半导体封装结构
CN205211727U (zh) 一种指纹识别多芯片封装结构
CN206441725U (zh) 一种多层堆叠式led封装结构
CN105590904A (zh) 一种指纹识别多芯片封装结构及其制备方法
CN101834162A (zh) 芯片封装结构及方法
CN201134426Y (zh) 芯片封装结构
TWM506374U (zh) 立體聲陣列式微機電麥克風封裝結構
CN110190051A (zh) 混合信号微控制器、设备及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication