CN101114645A - 集成电路及其制造集成电路的方法 - Google Patents

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CN101114645A CNA2007101067511A CN200710106751A CN101114645A CN 101114645 A CN101114645 A CN 101114645A CN A2007101067511 A CNA2007101067511 A CN A2007101067511A CN 200710106751 A CN200710106751 A CN 200710106751A CN 101114645 A CN101114645 A CN 101114645A
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Abstract

本发明是有关于一种集成电路及其制造集成电路的方法，在本发明的部分实施例中，当蚀刻介电层以形成晶体管中一源极/漏极区(160)的自对准接触窗，在顶部的非共形(non－conformal)第一层(101)将保护栅极结构(220)，其中该非共形层可为硅层且其在栅极结构上的厚度是大于其在源极/漏极区上的厚度。另一第一介电层(102)将隔离硅层与栅极结构。当蚀刻源极/漏极区上的非共形结构层时，栅极结构的顶部可能会被蚀刻，但是因为较厚的非共形层将保护栅极结构不被蚀刻。本发明以一较厚的非共形层保护栅极结构，而当蚀刻源极/漏极区上的非共形结构层时，栅极结构将不被蚀刻，非常适于实用。

Description

集成电路及其制造集成电路的方法
技术领域
本发明涉及一种集成电路及其制造方法，特别是涉及一种在晶体管的源极/漏极区形成接触窗(contacts)的集成电路及其制造集成电路的方法(SELF-ALIGNED CONTACTS TO SOURCE/DRAIN REGIONS)。
背景技术
请参阅图1A至图1C所示，是集成电路的垂直剖面示意图，用以简单说明先前现有技术形成两相邻晶体管(晶体管即电晶体，以下均称为晶体管)共用的源极/漏极区(即源极/汲极区，以下均称为源极/漏极区)的自对准接触窗。现参阅附图来简单说明先前现有技术中形成由两邻近晶体管共用的源极/漏极区的自对准接触窗及其制造方法。首先，形成一二氧化硅的氧化层110(栅极(漏极)氧化层)于硅的半导体材料所构成的基板120上。其后，形成一多晶硅层130(栅极(漏极)多晶硅)于氧化层110上。接着，形成一保护介电层140于多晶硅层130上。在此，介电层140通常是包含一氮化硅层(silicon nitride layer)，以在后续蚀刻源极/漏极区的自对准接触接触窗时保护栅极。之后，利用单一微影掩膜(图中未绘示，掩膜即罩幕层，以下均称为掩膜)以图案化介电层140及多晶硅层130，以定义晶体管栅极(本文中的栅极，即为闸极，以下均称为栅极)。加热前述结构以氧化多晶硅层130的侧壁，从而在侧壁上形成氧化硅层144。
形成包含氮化硅的介电间隙壁150(如图1B所示)于多晶硅层130及介电层140的侧壁上。该间隙壁150包含有一在未使用掩膜的情形下而沉积及非等向性蚀刻的层。施行一个或多个掺杂步骤，以形成源极/漏极区160(即160.1、160.2、160.3)。加热该结构，以使该源极/漏极区160退火(anneal)。由二氧化硅在该结构上形成一第二介电层(ILD)170。在该第二介电层170上形成一光阻层180(如图1C所示)，且对该光阻层180进行光微影图案化，以在两晶体管所共用的源极/漏极区160.2上形成一开口，该开口是与多晶硅层130重叠。
经由该光阻中的开口以蚀刻第二介电层170，从而在该第二介电层170中形成一开口以暴露源极/漏极区160.2(若源极/漏极区160.2上的氧化层110未在先前的步骤被移除，例如，紧接在图1A的图案化多晶硅层130阶段之后的步骤，则必须移除)。该氧化层110蚀刻是选择性针对氮化硅。多晶硅层130被介电层140、介电间隙壁150中的氮化物保护，而免于露出。移除光阻且在第二介电层170的开口中沉积一导电层(图中未绘出)，以提供一源极/漏极区160.2的接触窗。可参见在2003年6月3日颁予Seo等人的美国专利第6573602号。
本案发明人业已观察到若需要利用自对准硅化(self-alignedsilicide，salicide)制程使栅极硅化(即沉积一金属层，加热该结构使金属与硅产生反应，然后移除未反应的金属)，图1A至图1C所示的程序不容易执行。有些自对准硅化薄膜(例如硅化钴(cobalt silicide))容易受例如进行栅极氧化程序(形成氧化硅层144)、源极/漏极区160退火程序等所需的高温所伤害。
由此可见，上述现有的集成电路及其制造集成电路的方法在产品的结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的集成电路及其制造集成电路的方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的集成电路及其制造集成电路的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的集成电路及其制造集成电路的方法，能够改进一般现有的集成电路及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服上述现有的集成电路存在的缺陷，而提供一种新型结构的集成电路，所要解决的技术问题是SiO2(例如厚的ILD)与Si比起来有较快的蚀刻选择比，所以在进行二次蚀刻(ILD)时会停留在M3层，非常适于实用。
本发明的另一目的在于，集成电路，以一较厚的非共形层保护栅极结构，而当蚀刻源极/漏极区上的非共形结构层时，栅极结构将不被蚀刻，所以漏极区的开口才不会造成漏极区至栅极区的短路。
本发明的再一目的在于，避免因退化的高温而破坏退化前行成的硅化物。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种集成电路，其包括：一或多个栅极结构，各该栅极结构是包含至少一导电栅极；一或多个第一源极/漏极区，各该第一源极/漏极区是与该一或多个栅极结构的至少一者的侧壁邻接；一第一介电层，覆盖各该栅极结构；一第一层，包含硅且覆盖各该栅极结构的顶部，该第一层与各该导电栅极是以该第一介电层隔开；一第二介电层，覆盖各该栅极结构且具有穿越其中之一或多个开口，各该开口是置于该等第一源极/漏极区的一个别第一源极/漏极区上方；以及一或多个导电接触窗，各该导电接触窗的至少一部分是设置于该一或多个开口的一个别开口内，各该接触窗是与该个别第一源极/漏极区在该开口中电性连接，各该接触窗是与各该接触相邻的栅极结构的各该导电栅极相隔离。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其中所述的第一层在各该栅极结构顶部的厚度为最厚。
前述的集成电路，其中所述的各该栅极结构包含一金属硅化物。
前述的集成电路，其中所述的第一层是一硅层。
前述的集成电路，其进一步包含有一介电层以隔开各该导电接触窗及该第一层。
前述的集成电路，其中所述的第一层是一电性浮置层，未与该集成电路的任何外部端子(terminal)连结。
前述的集成电路，其进一步包含有一或多个第二源极/漏极区，各该栅极结构是设置于该一或多个第一源极/漏极区的一以及该一或多个第二源极/漏极区的一之间，其中该第一层是设置于该一或多个第二源极/漏极区之上。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造集成电路的方法，该方法包括以下步骤：形成一或多个栅极结构，各该栅极结构包含至少一个导电栅极，并且形成一或多个源极/漏极区，各该源极/漏极区是与该一或复数栅极结构的至少一者的侧壁相邻接；形成一第一层，覆盖各该栅极结构的顶部，并且覆盖各该侧壁及各该源极/漏极区，该第一层在各该栅极结构上的厚度是较在各该源极/漏极区上的厚度为厚；形成一第二介电层，覆盖各该栅极结构及各该源极/漏极区；选择性蚀刻该第二介电质至该第一层，以在该一或复数的源极/漏极区上方形成一个或复数开口于该介电层中，各该开口是暴露该第一层；以及至少蚀刻在各该开口中的该第一层，以在各开口中提供与各该源极/漏极区的电性接触。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造集成电路的方法，其中所述的介电层中的该一或多个开口的至少之一者是暴露位于该一或多个栅极结构的至少之一者上方的该第一层。
前述的制造集成电路的方法，其中所述的第一层是包含硅。
前述的制造集成电路的方法，其中所述的形成该一或多个栅极结构且形成该一或多个源极/漏极区的步骤包含在该一或多个源极/漏极区进行离子植入(注入即植入)，且随后加热该一或多个源极/漏极区以退火该一或多个源极/漏极区；且该方法在该形成一或多个栅极结构且形成一或多个源极/漏极区的步骤之后、但在该形成该第一层的步骤之前，进一步包含：沉积一含金属层；加热该含金属层使该金属与在各该导电栅极中及/或在各该源极/漏极区中的硅进行反应；以及移除未反应的金属。
前述的制造集成电路的方法，其中所述的形成该一或多个栅极结构且形成该一或多个源极/漏极区的步骤，包含加热各该导电栅极以氧化各该导电栅极的侧壁；且该方法在该形成一或多个栅极结构并且形成一或多个源极/漏极区的步骤之后、但在该形成该第一层的步骤之前，进一步包含：沉积一含金属层；加热该含金属层，使金属与在各该导电栅极中及/或在各该源极/漏极区中的硅进行反应；以及移除未反应的金属。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种制造集成电路的方法，该方法包括以下的步骤：形成一或多个栅极结构，各该栅极结构包含至少一导电栅极，且形成一或多个源极/漏极区，各该源极/漏极区是与该一或复数栅极结构的至少一者的侧壁相邻接；形成一第一介电层，覆盖各该栅极结构；形成一第一层，其是含硅且覆盖各该栅极结构的顶部及覆盖各该侧壁及各该源极/漏极区，该第一层与各该导电栅极是以该第一介电层隔开；形成一第二介电层，覆盖各该栅极结构及各该源极/漏极区；选择地蚀刻该第二介电层至硅以在该一或多个源极/漏极区上方的该第二介电层中形成一或多个开口，各该开口是暴露该第一层；以及蚀刻移除至少位于各该开口中的该第一层，以在开口中提供与各该源极/漏极区的电性接触。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造集成电路的方法，其中所述的形成一或多个栅极结构且形成一或多个源极/漏极区的步骤，是包含在该一或多个源极/漏极区进行离子注入，且随后加热该一或多个源极/漏极区以退火该一或多个源极/漏极区；且该方法在该形成一或多个栅极结构且形成一或多个源极/漏极区的步骤之后、但在该形成该第一层的步骤之前，进一步包含以下步骤：沉积一含金属层；加热该含金属层，使该金属与在各该导电栅极中及/或在各该源极/漏极区中的硅进行反应；以及移除未反应的金属。
前述的制造集成电路的方法，其中所述的形成一或多个栅极结构且形成一或多个源极/漏极区的步骤，是包含加热各该导电栅极以氧化各该导电栅极的侧壁；且该方法在该形成一或多个栅极结构且形成一或多个源极/漏极区的步骤之后、但在该形成该第一层的步骤之前，进一步包含有以下的步骤：沉积一含金属层；加热该含金属层，使金属与硅在各该导电栅极中及/或在各该源极/漏极区中进行反应；以及移除未反应的金属。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种制造集成电路的方法，该方法包括以下步骤：形成一或多个栅极结构，各该栅极结构是包含至少一导电栅极；注入掺杂物，以形成一或多个源极/漏极区，各该源极/漏极区是与该一或复数栅极结构的至少一者的侧壁相邻接；加热该一或多个源极/漏极区，以退火该一或多个源极/漏极区；在该加热该一或多个源极/漏极区的步骤之后，进一步包含以下步骤：沉积一含金属层；加热该含金属层，以使金属与在各该导电栅极中及/或在各该源极/漏极区中的硅进行反应，及然后移除未反应的金属；然后，形成一第一层，覆盖各该栅极结构的顶部以及覆盖各该侧壁及各该源极/漏极区；形成一第二介电层，覆盖各该栅极结构及各该源极/漏极区；选择性蚀刻该第二介电层至该第一层，以在位于该一或多个源极/漏极区上方的该第二介电层中形成一或多个开口，各该开口是暴露该第一层；以及蚀刻移除至少位于各该开口中的该第一层，以在该开口中提供与各该源极/漏极区的电性接触。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
本发明的部分实施例中，当蚀刻接触开口至源极/漏极区时，栅极顶端是受一非共形(non-conformal)层(可能为一硅层)所保护，该层是以在栅极上的厚度大于在源极/漏极区上的厚度的方式沉积(该非共形硅层可能经其他介电层与栅极隔离)。当蚀刻位于源极/漏极区上的非共形层时，在栅极顶端的非共形层亦可能被蚀刻，但栅极仍受较厚的非共形层所保护。
本发明可以使用于具有或不具有硅栅极，及在栅极上具有或不具有氮化层的实施方式。在部分实施例中，晶体管可能是非挥发性记忆单元(本文中的单元，即为“胞”，以下均称为单元)的一部分。每一晶体管包含一浮动栅极(floating gate)(具有导电性)及一控制栅极(control gate)于其上。控制栅极(control gate)可以经过或未经过硅化。若为小尺寸，可以提供一大深宽比(aspect ratio)以供该非共形层的沉积，如此以确定形成具有较大的厚度差异(高度非共形(high non-conformity))的非共形层。
除其他方面以外，非挥发性记忆体(记忆体，memory，即存储介质，存储器，内存等，以下均称为记忆体)中的自对准漏极接触窗是重要的，其提供紧密的临界电压(Vt，threshold voltage)分布。Vt分布受浮动栅极(floatinggate)与漏极接触窗(drain contact)(位元线接触窗)之间的寄生电容所影响。若该漏极接触窗是为两相邻记忆单元所共用，且非自对准(即是藉由微影掩膜所定义)，则掩膜偏移(mask shift)可能使得该接触窗较靠近该二记忆单元之一的浮动栅极且较远离另一记忆单元的浮动栅极。此将可能导致Vt分布不紧密。可参见，例如，2002年5月LEE，Jae-Duk等人在IEEEElectron Device Letters，Volume 23，Issue 5，第264至266页发表的“Effects of floating-gate interference on NAND flash memory celloperation”一文。
本发明并非限于非挥发性记忆体及上述的其他特征及优点。本发明是由本申请所附的申请专利范围所定义。
借由上述技术方案，本发明集成电路及其制造集成电路的方法至少具有下列优点及有益效果：
1、一种新型结构的集成电路，所要解决的技术问题是SiO2(例如厚的ILD)与Si比起来有较快的蚀刻选择比，所以在进行二次蚀刻(ILD)时会停留在M3层，非常适于实用。
2、一种新型结构的集成电路，以一较厚的非共形层保护栅极结构，而当蚀刻源极/漏极区上的非共形结构层时，栅极结构将不被蚀刻。
3、本发明的再一目的在于，避免因退化的高温而破坏退化前行成的硅化物。
综上所述，本发明是有关一种集成电路及其制造集成电路的方法，在本发明的部分实施例中，当蚀刻介电层以形成晶体管中一源极/漏极区的自对准接触窗，在顶部的非共形(non-conformal)第一层将保护栅极结构，其中该非共形层可为硅层且其在栅极结构上的厚度大于其在源极/漏极区上的厚度。另一第一介电层将隔离硅层与栅极结构。当蚀刻源极/漏极区上的非共形结构层时，栅极结构的顶部可能会被蚀刻，但因较厚的非共形层将保护栅极结构不被蚀刻。本发明具有上述诸多优点及实用价值，其不论在产品结构、方法或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的集成电路及其制造集成电路的方法具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A至图1C是集成电路的垂直剖面示意图，用以简单说明先前现有技术形成两相邻晶体管共用的源极/漏极区的自对准接触窗。
图2A是显示在根据本发明部分实施例的制造阶段的集成电路垂直剖面示意图。
图2B是图2A的平面视图。
图2C、图2D、图2E、图2F是显示在根据本发明部分实施例的制造阶段的集成电路的垂直剖面示意图。
图3、图4、图5是显示在根据本发明部分实施例的制造阶段的集成电路的垂直剖面示意图。
101：第一层                        102：第一介电层
103：硅层                          110：氧化层
120：基板                          130：多晶硅层
140：介电层                        144：氧化硅层
150：间隙壁                        160：源极/漏极区
160.1：源极/漏极区(源极/汲极区)    160.2：源极/漏极区
160.3：源极/漏极区                 170：第二介电层(内介电层)
180：光阻层                        204：浮动栅极
208：介电层                        210：控制栅极(线)
220：栅极(闸极)结构                220-1：栅极结构
220-2：栅极结构                    220-3：栅极结构
240：源极区(线)                    250：位元线
2920-CG：硅化物层                  2920-DR：硅化物层
2930：介电层                       410：掩膜(罩幕层)
510：漏极(汲极)接触窗              520：介电层
P1：多晶硅层                       P2：多晶硅层
DD：介电层                         SP：氮化硅层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的集成电路及其制造集成电路的方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。
通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
以下揭露本发明的部分实施例，但是本发明并不受限于这些实施例。尤其，除非所附申请专利范围附带限定，否则所使用的材料、尺寸及其他特征均不受限。
请参阅图2A及图2B所示，说明根据本发明一实施例的制程之一中间阶段的集成电路。图2A是显示在根据本发明部分实施例的制造阶段的集成电路示意图，是显示在图2B上视图中标示“2A”处的垂直剖面视图。图2B是图2A的平面视图，显示硅特征但未显示介电层。该集成电路是一形成于P掺杂区单晶硅的基板120上的隧道氧化层的可抹除可程序唯读记忆体(EPROM(electrically programmable read only memories)tunnel oxide，ETOX)型快闪记忆体(除所附申请专利范围所定义，本发明并不限于快闪记忆体、硅电路、特殊尺寸及其他特征)。ETOX型的快闪记忆体，已经揭露于例如1998年5月12日颁予Liu等人的美国专利第5751631号及欧洲专利申请第EP1426974号，前述二案的内容并在此处以供参考。
在基板120上形成二氧化硅的氧化层110(如图2A所示)。包含栅极氧化层(gate oxide)的氧化层110位于由一掺杂多晶硅层(doped polysiliconlayer)P1形成的浮动栅极204下方。在图2B中是以交叉线来标示浮动栅极204。介电层208(例如氧化硅、氧化氮、氧化硅的夹层结构Oxide-Nitride-Oxide，ONO层)位于浮动栅极204的上方，并使其与控制栅极210相隔离。每一记忆体晶单元均包含栅极结构220(例如220-1、220-2、220-3)，其具有一浮动栅极204及一控制栅极210。
请参阅图2B所示，每一控制栅极210均为控制栅极线(以相同元件符号210标示)的一部分，控制栅极线在列(row)方向(X方向)延伸穿过阵列。在此实施例中，控制栅极线包含一多晶硅层P2及一形成于其上的金属硅化物层(例如硅化钴(cobalt silicide))2920-CG(如图2C所示)，以减少控制栅极的电阻。
请参阅图2C所示，是显示在根据本发明部分实施例的制造阶段的集成电路的垂直剖面结构示意图，是显示图2A的结构在形成金属硅化物后的视图。一源极区240及一漏极区160，是形成于基板120中以及在栅极结构220相对侧上的N+掺杂区。以金属硅化物层(例如硅化钴)2920-DR来硅化漏极区160(如图2C所示)。在每一记忆单元的行(column)上的所有漏极区160均与位元线250位元线(本文中的位元线，即为位线，以下均称为位元线)相连接(如图5所示，且绘示于图2B中)，沿“行”方向上延伸而穿过记忆体阵列。位元线在图2A至图2C所示阶段尚未制造出。在各别记忆体行方向上，每一漏极区160均被两相邻记忆单元所共用。每一源极区240是源极线240的一部分(如图2B所示)，其是在两相邻控制栅极线210之间的“列”方向上穿越阵列。因此，每一源极线均被两相邻列所共用。
位于源极线240及漏极区160的相邻侧上的浮动栅极204的侧壁以及多晶硅层P2的侧壁均被氧化硅层144所覆盖(如图2D所示)。如图2C中所示，每一栅极结构220，包括一浮动栅极204、紧邻的栅极氧化层110、紧覆于其上的部分介电层208、紧覆于其上的控制栅极210(控制栅极线的一部分)包含硅化物层2920-CG，以及紧邻的侧壁氧化硅层144，在此将称为一“栅极结构”。图2A是显示三个栅极结构220(220-1、220-2、220-3)，且图2B是显示六个栅极结构。在部分实施例中，氧化硅层144将被省略。对于栅极结构而言，亦可能存在其他变化。例如栅极结构可能仅具有一导电栅极(conductive gate)(如图1C所示)。
在图2A至图2C的部分说明例中，栅极氧化层110(在浮动栅极204下方)的厚度为85至100埃()；多晶硅层P1的厚度为800至1000埃()；介电层208的厚度为160至180埃()(相当于130至150埃()的氧化层厚度)，且多晶硅层P2的厚度为600至1200埃()。硅化物层2920-CG约300埃()厚。因此，每一栅极结构220的总高度约为1530至2350埃()。在图2C中，共用一漏极区160的两相邻栅极结构(例如结构220-1、220-2)的间距为0.22至0.28微米(μm)。共用一源极区240的相邻栅极结构(例如结构220-2、220-3)的间距为0.1微米(μm)。
除了位于漏极区160的位置以外，介电层DD(如图2A、图2C所示)覆盖控制栅极210之间的基板。记忆体亦可在介于相邻记忆体行(memorycolumns)之间的未被源极线240占据的区域中包含场隔离(fieldisolation)(例如二氧化硅，图中未绘出)。
在部分实施例中，记忆体是如图2D至图2F所示般地制造。图2D至图2F是显示在根据本发明部分实施例的制造阶段的集成电路的垂直剖面示意图。利用热氧化法在基板120上形成二氧化硅的氧化层110。沉积及图案化掺杂多晶硅层P1，以形成许多于Y方向延伸的长条，并且将其设置于每一行中导电浮动栅极(conductive floating gate)204的未来的位置上。可在沉积多晶硅层P1之前或之后形成基板隔离区。例如，在部分实施例中，使用浅沟渠隔离(shallow trench isolation，STI)形成基板隔离区。使用与形成多晶硅层P1相同的掩膜(可能是一硬掩膜)蚀刻基板120，以便于在行方向上形成延伸穿过记忆体阵列的沟渠。沟渠将填满介电质。在其他实施例中，是在多晶硅沉积前形成基板隔离。此等技术均为业界本领域技术人员所周知，故在此不再赘述。
在沉积及图案化多晶硅层P1之后，在晶圆上沉积ONO层以为介电层208及导电(掺杂)多晶硅层P2。微影图案化多晶硅层P2以形成控制栅极线210的多晶硅部分。之后，蚀刻移除未被控制栅极线覆盖的ONO层的介电层208及多晶硅层P1。之后，执行热氧化法以形成氧化硅层144于多晶硅层P1及P2的经暴露侧壁上。氧化硅层144亦可形成于多晶硅层P2上，但此并未绘示于图式中。可以在任何适当的温度中实行热氧化法，在部分实施例中是采用约摄氏1000度(℃)或以上的温度以减少氧化时间。在部分实施例中，氧化硅层144的厚度是为30至90埃()。
若基板隔离沟渠延伸穿过阵列，则将位于源极线240位置上的沟渠内的基板隔离介电层蚀刻移除，并使用一覆盖位于漏极区160侧的控制栅极线间的区域但暴露源极线240的掩膜(图中未绘示)来执行该蚀刻。因为掩膜开口可能与栅极结构重叠，故掩膜不需要具有精确的定位。
使用相同的掩膜，将掺杂物注入晶圆中，例如使用离子注入，以掺杂源极线240成为N+区域。
依序将薄介电层2930(如图2A、图2D所示)，例如二氧化硅层，以及随后的薄氮化硅层(Spacer，SP)沉积于晶圆上。将介电层沉积于晶圆上以填满控制栅极线210与源极线240上但非漏极区160上(在此阶段中漏极区并未被掺杂)之间的空间。例如，介电层DD可以利用化学气相沉积(ChemicalVapor Deposition，CVD)由四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)共形(conformally)沉积的二氧化硅，其厚度大于在源极线240上量测的控制栅极线210间距的二分之一，但是小于在漏极线160上量测的控制栅极线210间距的二分之一。之后，在不使用掩膜的情形下，对介电层DD进行非等向性蚀刻至多晶硅层P2的表面或稍微低于该表面的高度，以在预定形成漏极区160的位置上形成侧壁间隙壁(如图2E所示)。此蚀刻停止于漏极区160及控制栅极线210上的氮化硅层SP上。
以介电层(Dielectric，DD)为掩膜，蚀刻移除漏极区上的氮化硅层SP(如图2F中所示)。施行离子注入以掺杂漏极区成为N+型。之后，在例如摄氏1000至1030度(℃)的温度中实行热退火历时30秒，以活化漏极区及源极线中的掺杂物。
以一短氧化层蚀刻(例如湿蚀刻)以移除多晶硅层P2及漏极区160上的二氧化硅介电层2930(参见图2A所示)。若在多晶硅侧壁的氧化制程期间在多晶硅层P2顶部形成氧化硅层144，则可利用此一蚀刻以移除多晶硅层P2上的氧化硅层144，亦可移除部分介电层。之后，施行自对准硅化程序以形成硅化物层2920-CG、2920-DR(如图2C所示)。应当注意的是，在部分实施例中，若硅化物是为硅化钴(cobalt silicide)，其可能在950℃以上的温度被破坏。
请参阅图3所示，是显示在根据本发明部分实施例的制造阶段的集成电路的垂直剖面示意图。之后沉积一系列的层于图2C的结构上。未掺杂硅玻璃(undoped silicon glass，USG)或二氧化硅层的硅层103是利用电浆(PETEOS，电浆即等离子体，以下均称为电浆)由四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)沉积而成。硅层103可能是共形(conformal)。需要说明的是，硅层103为具有一约400至500埃()的厚度。硅层103将保护位于栅极结构顶上的硅化物层2920-CG以及位于栅极侧的氮化硅层SP的侧壁部分，以使其免在在后续的蚀刻过程中被腐蚀。硅层103不仅在蚀刻第一介电层102时作为蚀刻停止层，也作为第一层101与栅极结构之间、以及即将形成的漏极接触窗510(如图5所示)与栅极结构之间的部分隔离层。
接着，经由沉积第一介电层102(例如经由电浆辅助化学气相沉积法所沉积的氮化硅或氮氧化硅(silicon oxynitride，SION)或其他材料)以增加介于栅极结构之间的漏极开口的深宽比(aspect ratio，AR)。在部分实施例中，此层在栅极结构220的顶部具有一约200至400埃()的厚度。因为其是非共形沉积，第一介电层102在接近基板120底部的厚度将较位于栅极结构220顶部的厚度为薄(请参阅图3所示)。在部分实施例中此将成为一优点，当蚀刻第一介电层102时，在其顶部被彻底蚀刻之前，最靠近基板120的下部将被完全移除。在蚀刻内介电层磷硅玻璃/硼磷硅玻璃(phosphorus silicon glass/boron phosphorus silicon glass，PSG/BPSG)期间，第一介电层102将作为蚀刻停止层的一部分。
之后，沉积一非共形(non-conformal)第一层101。在部分实施例中，第一层101是一利用电浆辅助化学气相沉积(Plasma Enhanced ChemicalVapor Deposition，PECVD)沉积的未掺杂硅层。在部分实施例中，第一层101在栅极结构220顶部的厚度为50至70埃()，在漏极160上的厚度为20至40埃()。在栅极结构的侧壁上该第一层101的厚度是从顶部至底部渐渐地减少。
之后，沉积一相对较厚的第二介电层170。该第二介电层170可能是使用高密度电浆(HDP)或加热炉，沉积具有例如约8500埃()厚度的磷硅玻璃/硼磷硅玻璃。第二介电层170填满介于栅极结构220之间的缺口。可沉积具有平坦上表面的第二介电层170，或利用化学机械研磨(CMP)或其他已知技术平坦化其上表面，以协助光阻掩膜(图中未示)的应用。形成该掩膜于晶圆上并图案化以暴露漏极区160。部分实施例是使用由光阻掩膜所图案化的硬掩膜410(请参阅图4所示)。在部分实施例中，掩膜410是由多晶硅所形成。如美国专利第6193870号的说明，为了提供内介电层(interleveldielectric，ILD层)较佳的保护，较佳的是采用硬掩膜。掩膜开口可能与控制栅极线210重叠，且也可能与每一列中漏极区160之间的基板区域重叠。
之后，进行蚀刻以暴露漏极区160上的硅化物层2920-DR。在部分实施例中，掩膜410在整个蚀刻过程中均维持于原处，并将在以下说明中的漏极接触窗510的化学机械研磨期间被移除。
使用溴化氢/氧气(hydrobromide/oxide，HBr/O2)进行一第一蚀刻程序，以穿过硬掩膜410至第二介电层170。在部分实施例中，本程序是反应性离子蚀刻(reactive ion etching，RIE)。在部分实施例中，该蚀刻是非等向性，并形成一垂直或倾斜的侧壁。
使用六氟丁二烯/氧气/氩气(hexafluorobutandiene/oxygen/argon，C4F6/O2/Ar)进行一第二蚀刻程序以蚀刻第二介电层。第二蚀刻程序停止于第一层101。在部分实施例中，本程序是非等向性反应性离子蚀刻。在部分实施例中，第二介电层的侧壁是垂直或稍具有斜度(例如控制栅极210上86至88度)。
使用C4F6/CHF3/O2为蚀刻剂进行一第三蚀刻程序，并在开口底部蚀穿第一层101及第一介电层102。在部分实施例中，本程序是非等向性反应性离子蚀刻。在部分实施例中，亦移除位于栅极结构顶部的第一层101，但是因为较厚的第一层101及可能较厚的第一介电层102，使得部分第一介电层102仍然保留于栅极结构的顶部。第三蚀刻程序，停止于开口底部的硅层103上，但是可能遗留部分第一介电层102于栅极结构的顶部。
进行一第四蚀刻程序，以蚀穿于开口底部的硅层103，并暴露漏极区160顶部的硅化物层2920-DR。在部分实施例中，本程序是非等向性反应性离子蚀刻(RIE)。
请参阅图5所示，是显示在根据本发明部分实施例的制造阶段的集成电路的垂直剖面示意图。利用非共形沉积以形成氧化硅层的介电层520(如利用CVD自TEOS沉积形成)，以作为自对准接触开口壁的衬里。氧化层沉积后，执行一非等向性(较佳者是垂直)氧化物蚀刻，以从接触开口的底部移除介电层520的底部以暴露硅化物层2920-DR。保留部分介电层520于开口侧壁，以改善漏极接触窗(drain contact)510及栅极之间的绝缘。
之后，将漏极区的硅化物层2920-DR的接触开口填满导电材料，以形成漏极接触窗510(如图5所示)。在部分实施例中，漏极接触窗510包含一钛/氮化钛(titanium/titanium nitride，Ti/TiN)的薄阻障层，亦包含一钨插塞。在阻障层之后沉积钨，以填满接触开口。之后，利用化学机械研磨(chemical mechanical polishing，CMP)以研磨阻障层及钨，该而CMP亦移除硬掩膜410。
沉积及图案化一导电层(conductive layer)250以形成位元线。
有利地，在部分实施例中，形成漏极区接触开口的自对准方法是使得介于硅化物区的硅化物层2920-DR及漏极接触窗510的接触区域具有一致的大小。由于漏极接触窗510相对于漏极区之间可能存在偏移，非自对准方法可能使该等区域变小。
在部分实施例中，第一层101仍保留于最后结构中。在部分的实施例中，即使第一层101接触该漏极接触窗510(如图5所示)，由于第一层101相当薄，故不同接触间的漏电亦不明显。可利用介电层520以进一步减少漏电。在部分实施例中，第一层101是电性浮置层(electricallyfloating)，未与任何集成电路的外部端子(terminal)连结。
本发明并非仅限于漏极区的接触。亦可使用相似的技术于自对准源极区接触。本发明亦非限于非挥发性记忆体。在部分实施例中，接触是被制作于晶体管的源极或漏极区，如图1A至图1C所示。本发明是应用于记忆体(例如dynamic random access memory，DRAM)及非记忆体架构。已揭露的内容应被认为是说明本发明的主要原理。本发明技术方案中熟悉本领域的技术人员在不背离本发明的精神及范围可以进一步的改良。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (16)

1.一种集成电路，其特征在于其包括：
一或多个栅极结构，各该栅极结构是包含至少一导电栅极；
一或多个第一源极/漏极区，各该第一源极/漏极区是与该一或多个栅极结构的至少一者的侧壁邻接；
一第一介电层，覆盖各该栅极结构；
一第一层，包含硅且覆盖各该栅极结构的顶部，该第一层与各该导电栅极是以该第一介电层隔开；
一第二介电层，覆盖各该栅极结构且具有穿越其中之一或多个开口，各该开口是置于该等第一源极/漏极区的一个别第一源极/漏极区上方；以及
一或多个导电接触窗，各该导电接触窗的至少一部分是设置于该一或多个开口的一个别开口内，各该接触窗是与该个别第一源极/漏极区在该开口中电性连接，各该接触窗是与各该接触相邻的栅极结构的各该导电栅极相隔离。
2.根据权利要求1所述的集成电路，其特征在于其中所述的第一层在各该栅极结构顶部的厚度为最厚。
3.根据权利要求1所述的集成电路，其特征在于其中所述的各该栅极结构包含一金属硅化物。
4.根据权利要求1所述的集成电路，其特征在于其中所述的第一层是一硅层。
5.根据权利要求1所述的集成电路，其特征在于其进一步包含有一介电层以隔开各该导电接触窗及该第一层。
6.根据权利要求1所述的集成电路，其特征在于其中所述的第一层是一电性浮置层，未与该集成电路的任何外部端子连结。
7.根据权利要求1所述的集成电路，其特征在于其进一步包含一或多个第二源极/漏极区，各该栅极结构是设置于该一或多个第一源极/漏极区的一以及该一或多个第二源极/漏极区的一之间，其中该第一层是设置于该一或多个第二源极/漏极区之上。
8.一种制造集成电路的方法，其特征在于该方法包括以下步骤：
形成一或多个栅极结构，各该栅极结构包含至少一个导电栅极，并且形成一或多个源极/漏极区，各该源极/漏极区是与该一或复数栅极结构的至少之一者的侧壁相邻接；
形成一第一层，覆盖各该栅极结构的顶部，并且覆盖各该侧壁及各该源极/漏极区，该第一层在各该栅极结构上的厚度是较在各该源极/漏极区上的厚度为厚；
形成一第二介电层，覆盖各该栅极结构及各该源极/漏极区；
选择性蚀刻该第二介电质至该第一层，以在该一或复数的源极/漏极区上方形成一个或复数开口于该介电层中，各该开口是暴露该第一层；以及
至少蚀刻在各该开口中的该第一层，以在各开口中提供与各该源极/漏极区的电性接触。
9.根据权利要求8所述的制造集成电路的方法，其特征在于其中所述的介电层中的该一或多个开口的至少之一者是暴露位于该一或多个栅极结构的至少一者上方的该第一层。
10.根据权利要求8所述的制造集成电路的方法，其特征在于其中所述的第一层是包含硅。
11.根据权利要求8所述的制造集成电路的方法，其特征在于其中所述的形成该一或多个栅极结构且形成该一或多个源极/漏极区的步骤，包含在该一或多个源极/漏极区进行离子注入，且随后加热该一或多个源极/漏极区以退火该一或多个源极/漏极区；且
该方法在该形成一或多个栅极结构且形成一或多个源极/漏极区的步骤之后、但在该形成该第一层的步骤之前，进一步包含：
沉积一含金属层；
加热该含金属层使该金属与在各该导电栅极中及/或在各该源极/漏极区中的硅进行反应；以及
移除未反应的金属。
12.根据权利要求8所述的制造集成电路的方法，其特征在于其中所述的形成该一或多个栅极结构且形成该一或多个源极/漏极区的步骤，包含加热各该导电栅极以氧化各该导电栅极的侧壁；且
该方法在该形成一或多个栅极结构且形成一或多个源极/漏极区的步骤之后、但在该形成该第一层的步骤之前，进一步包含：
沉积一含金属层；
加热该含金属层，使金属与在各该导电栅极中及/或在各该源极/漏极区中的硅进行反应；以及
移除未反应的金属。
13.一种制造集成电路的方法，其特征在于该方法包括以下步骤：
形成一或多个栅极结构，各该栅极结构包含至少一导电栅极，且形成一或多个源极/漏极区，各该源极/漏极区是与该一或复数栅极结构的至少一者的侧壁相邻接；
形成一第一介电层，覆盖各该栅极结构；
形成一第一层，其是含硅且覆盖各该栅极结构的顶部及覆盖各该侧壁及各该源极/漏极区，该第一层与各该导电栅极是以该第一介电层隔开；
形成一第二介电层，覆盖各该栅极结构及各该源极/漏极区；
选择地蚀刻该第二介电层至硅以在该一或多个源极/漏极区上方的该第二介电层中形成一或多个开口，各该开口是暴露该第一层；以及
蚀刻移除至少位于各该开口中的该第一层，以在开口中提供与各该源极/漏极区的电性接触。
14.根据权利要求13所述的制造集成电路的方法，其特征在于其中所述的形成一或多个栅极结构且形成一或多个源极/漏极区的步骤，是包含在该一或多个源极/漏极区进行离子注入，且随后加热该一或多个源极/漏极区以退火该一或多个源极/漏极区；且
该方法在该形成一或多个栅极结构且形成一或多个源极/漏极区的步骤之后、但在该形成该第一层的步骤之前，进一步包含以下步骤：
沉积一含金属层；
加热该含金属层，使该金属与在各该导电栅极中及/或在各该源极/漏极区中的硅进行反应；以及
移除未反应的金属。
15.根据权利要求13所述的制造集成电路的方法，其特征在于其中所述的形成一或多个栅极结构且形成一或多个源极/漏极区的步骤，是包含加热各该导电栅极以氧化各该导电栅极的侧壁；且
该方法在该形成一或多个栅极结构且形成一或多个源极/漏极区的步骤之后、但在该形成该第一层的步骤之前，进一步包含以下步骤：
沉积一含金属层；
加热该含金属层，使金属与硅在各该导电栅极中及/或在各该源极/漏极区中进行反应；以及
移除未反应的金属。
16.一种制造集成电路的方法，其特征在于该方法包括以下步骤：
形成一或多个栅极结构，各该栅极结构是包含至少一导电栅极；
注入掺杂物，以形成一或多个源极/漏极区，各该源极/漏极区是与该一或复数栅极结构的至少之一者的侧壁相邻接；
加热该一或多个源极/漏极区，以退火该一或多个源极/漏极区；
在该加热该一或多个源极/漏极区的步骤之后，进一步包含以下步骤：
沉积一含金属层；
加热该含金属层，以使金属与在各该导电栅极中及/或在各该源极/漏极区中的硅进行反应，及然后
移除未反应的金属；
然后，形成一第一层，覆盖各该栅极结构的顶部及覆盖各该侧壁及各该源极/漏极区；
形成一第二介电层，覆盖各该栅极结构及各该源极/漏极区；
选择性蚀刻该第二介电层至该第一层，以在位于该一或多个源极/漏极区上方的该第二介电层中形成一或多个开口，各该开口是暴露该第一层；以及
蚀刻移除至少位于各该开口中的该第一层，以在该开口中提供与各该源极/漏极区的电性接触。
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