CN103915462A - 半导体器件制备方法以及堆栈式芯片的制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件制备方法，包括：提供一基底，所述基底的一侧上具有一器件功能层；在所述器件功能层中制备一第一开口，所述第一开口贯穿所述器件功能层，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°；以所述器件功能层为掩膜，所述第一开口为掩膜图形，对所述基底进行刻蚀，在所述基底上形成一第二开口。本发明还提供一种堆栈式芯片的制备方法，采用上述的半导体器件制备方法制备第二开口。所述半导体器件制备方法可以简化半导体制备工艺，提高半导体制备工厂(FAB)产能，降低生产成本。

Description

半导体器件制备方法以及堆栈式芯片的制备方法
技术领域
本发明涉及半导体制备技术领域，特别涉及一种半导体器件制备方法以及堆栈式芯片的制备方法。
背景技术
随着多媒体技术的发展，数码相机、摄影机、具有相机功能的手机越来越受到广大消费者青睐，在人们对数码相机、摄影机、具有相机功能的手机追求小型化的同时，对其拍摄出物体的影像质量提出更高要求，即希望拍摄物体的影像画面清晰，而物体的成像质量在很大程度上取决于摄像头内各组件的优劣。作为摄像头的核心组件，传感器的优劣直接影响着成像的质量。
目前，越来越多的摄像头传感器采用堆栈式传感器，堆栈式传感器的英文名称叫做“Stacked CMOS”，采用了“堆栈式结构”(stacked structure)。堆栈式传感器将器件芯片(具有像素)和逻辑芯片(具有电路)堆叠，再通过电性连接，从而能够实现在较小的传感器上形成大量像素。堆栈式传感器里的像素和电路是分开独立的，所以像素部分可以进行更高的画质优化，电路部分亦可进行高性能优化。所以，堆栈式传感器比传统的背照式传感器的体积更加小，画质方面也得到更加好的优化。
然而，在现有技术中，堆栈式传感器的制备工艺复杂，需要多张光罩完成掩膜图形的制备，成本高，产能低。
发明内容
本发明的目的在于提供一种半导体器件制备方法以及堆栈式芯片的制备方法，可以简化半导体制备工艺(如堆栈式传感器的制备工艺)，提高半导体制备工厂(FAB)产能，降低生产成本。
为解决上述技术问题，本发明提供一种半导体器件制备方法，包括：
提供一基底，所述基底的一侧上具有一器件功能层；
在所述器件功能层中制备一第一开口，所述第一开口贯穿所述器件功能层，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°；
以所述器件功能层为掩膜，所述第一开口为掩膜图形，对所述基底进行刻蚀，在所述基底上形成一第二开口。
进一步的，在所述半导体器件制备方法中，在所述器件功能层中制备一第一开口之前还包括：在所述器件功能层背离所述基底的一侧上形成一第一阻挡层。
进一步的，在所述半导体器件制备方法中，所述第一阻挡层的材料为氧化物、氮化物或碳化物。
进一步的，在所述半导体器件制备方法中，所述第一阻挡层的厚度为
进一步的，在所述半导体器件制备方法中，在所述器件功能层中制备一第一开口的步骤和在所述基底上形成一第二开口的步骤之间，还包括：在所述器件功能层背离所述基底的一侧上形成一第二阻挡层。
进一步的，在所述半导体器件制备方法中，所述第二阻挡层的材料为氧化物、氮化物或碳化物。
进一步的，在所述半导体器件制备方法中，所述第二阻挡层的厚度为
进一步的，在所述半导体器件制备方法中，所述第二阻挡层在所述第一开口内形成非共形台阶覆盖。
根据本发明的另一面，本发明还提供一种堆栈式芯片的制备方法，包括：
提供一第一芯片以及一第二芯片，所述第一芯片包括第一衬底以及位于所述第一衬底一侧的第一外延层，所述第一外延层包括一第一互连结构，所述第二芯片包括第二衬底以及位于所述第二衬底一侧的第二外延层；
以第一外延层背离所述第一衬底的一面与第二外延层背离所述第二衬底的一面相贴合的方式将所述第一芯片与第二芯片堆栈设置；
在所述第一衬底中制备一第一开口，所述第一开口贯穿所述第一衬底，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°；
以所述第一衬底为掩膜，所述第一开口为掩膜图形，对所述第一外延层进行刻蚀，在所述第一外延层上形成一第二开口，所述第二开口暴露所述第一互连结构。
进一步的，在所述堆栈式芯片的制备方法中，所述第一互连结构包括一第一顶层金属层以及至少一金属互连层，所述第一顶层金属层与所述至少一金属互连层层叠设置，所述第一顶层金属层位于所述金属互连层背离所述第一衬底的一侧，所述第二开口暴露出所述至少一金属互连层中最靠近所述第一衬底的一个。
进一步的，在所述堆栈式芯片的制备方法中，所述第二外延层还包括一第二互连结构，所述堆栈式芯片的制备方法还包括：
在所述第一开口内形成一第三开口，所述第三开口暴露出所述第二互连结构。
进一步的，在所述堆栈式芯片的制备方法中，所述第三开口位于所述第二开口内。
进一步的，在所述堆栈式芯片的制备方法中，采用一体化刻蚀工艺制备所述第二开口和第三开口。
进一步的，在所述堆栈式芯片的制备方法中，所述第一外延层包括互连区以及开口区，所述第一互连结构位于所述互连区内，所述第三开口位于所述开口区内。
进一步的，在所述堆栈式芯片的制备方法中，所述第二互连结构包括第二顶层金属层，所述第三开口暴露所述第二顶层金属层。
进一步的，在所述堆栈式芯片的制备方法中，所述堆栈式芯片的制备方法还包括：在所述第一开口和第二开口中填充导电层。
进一步的，在所述堆栈式芯片的制备方法中，在所述第一衬底中制备一第一开口之前还包括：在所述第一衬底背离所述第一外延层的一侧形成一第一阻挡层。
进一步的，在所述堆栈式芯片的制备方法中，所述第一阻挡层的材料为氧化物、氮化物或碳化物。
进一步的，在所述堆栈式芯片的制备方法中，所述第一阻挡层的厚度为
进一步的，在所述堆栈式芯片的制备方法中，在所述第一衬底中制备一第一开口的步骤和在所述第一外延层上形成一第二开口的步骤之间，还包括：在所述第一衬底背离所述第一外延层的一侧形成一第二阻挡层。
进一步的，在所述堆栈式芯片的制备方法中，所述第二阻挡层的材料为氧化物、氮化物或碳化物。
进一步的，在所述堆栈式芯片的制备方法中，所述第二阻挡层的厚度为
进一步的，在所述堆栈式芯片的制备方法中，所述第二阻挡层在所述第一开口内形成非共形台阶覆盖。
与现有技术相比，本发明提供的半导体器件制备方法以及堆栈式芯片的制备方法具有以下优点：
1.在本发明提供的半导体器件制备方法中，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°，使得所述第一开口的顶部尺寸小于所述第一开口的底部尺寸，在所述基底上形成所述第二开口时，所述第一开口作为所述第二开口的掩膜图形，对所述基底进行刻蚀，形成所述第二开口，所述第二开口的尺寸等于所述第一开口的顶部尺寸，与现有技术相比，以所述第一开口作为所述第二开口的掩膜图形，可以避免另外单独制备所述第二开口的光罩，简化工艺，提高产能，降低成本。
2.在本发明提供的堆栈式芯片的制备方法中，采用上述半导体器件制备方法制备所述第一开口以及第二开口，简化堆栈式芯片的制备工艺，提高产能，降低成本。
附图说明
图1是本发明第一实施例的半导体器件制备方法的流程图；
图2-图5是本发明第一实施例的半导体器件制备方法在制备过程中的结构示意图；
图6是本发明第二实施例的堆栈式芯片的制备方法的流程图；
图7-图13是本发明第二实施例的堆栈式芯片的制备方法在制备过程中的结构示意图。
具体实施方式
下面将结合示意图对本发明的半导体器件制备方法以及堆栈式芯片的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种半导体器件制备方法，包括以下步骤：
步骤S11：提供一基底，所述基底的一侧上具有一器件功能层；
步骤S12：在所述器件功能层中制备一第一开口，所述第一开口贯穿所述器件功能层，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°；
步骤S13：以所述器件功能层为掩膜，所述第一开口为掩膜图形，对所述基底进行刻蚀，在所述基底上形成一第二开口。
所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°，使得所述第一开口的顶部尺寸小于所述第一开口的底部尺寸，在所述基底上形成所述第二开口时，所述第一开口作为所述第二开口的掩膜图形，对所述基底进行刻蚀，形成所述第二开口，所述第二开口的尺寸等于所述第一开口的顶部尺寸，以所述第一开口作为所述第二开口的掩膜图形，可以避免另外单独制备所述第二开口的光罩，简化工艺，提高产能，降低成本。
根据本发明的核心思想，本发明还提供一种堆栈式芯片的制备方法，采用上述半导体制备方法制备第一开口以及第二开口，可以简化堆栈式芯片的制备工艺，提高产能，降低成本，所述堆栈式芯片的制备方法具体包括以下步骤：
步骤S21：提供一第一芯片以及一第二芯片，所述第一芯片包括第一衬底以及位于所述第一衬底一侧的第一外延层，所述第一外延层包括一第一互连结构，所述第二芯片包括第二衬底以及位于所述第二衬底一侧的第二外延层，所述第一芯片与第二芯片堆栈设置，所述第一外延层位于所述第二外延层背离所述第二衬底的一侧，所述第一衬底位于所述第一外延层背离所述第二外延层的一侧；
步骤S22：在所述第一衬底中制备一第一开口，所述第一开口贯穿所述第一衬底，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°；
步骤S23：在所述第一外延层上形成一第二开口，以所述第一衬底为掩膜，所述第一开口为掩膜图形，对所述第一外延层进行刻蚀，形成所述第二开口，所述第二开口暴露所述第一互连结构。
以下列举本发明的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
第一实施例
以下结合图1-图5说明本实施例中的半导体制备方法。其中，图1是本发明第一实施例的半导体制备方法的流程图；图2-图5是本发明第一实施例的半导体制备方法在制备过程中的结构示意图。
在本实施例的所述半导体制备方法中，首先，进行步骤S11，提供一基底110，所述基底110的一侧上具有一器件功能层120，如图2所示。其中，在图2中，所述基底110和器件功能层120的材质不同，在本发明的其它实施例中，所述基底110和器件功能层120的材质可以相同，也可以为同一层。
较佳的，在进行步骤S12之前，还包括在所述器件功能层120背离所述基底110的一侧上形成一第一阻挡层130，所述第一阻挡层130在步骤S13中可以保护所述器件功能层120。其中，所述第一阻挡层130的材料为氧化物、氮化物或碳化物等，例如二氧化硅、氮化硅、碳氮化硅等，可以有效保护所述器件功能层120。所述第一阻挡层130的厚度优选为例如 等等。
接着，进行步骤S12，在所述器件功能层120中制备一第一开口181，所述第一开口181贯穿所述器件功能层120，所述第一开口181的侧壁与所述第一开口181的底壁的夹角α小于90°，使得所述第一开口181的顶部尺寸小于所述第一开口181的底部尺寸，所述第一开口181的截面呈上窄下宽状，如图3所示。夹角α的具体角度可以根据需要进行设置，如可以为80°、60°、45°、30°等等。其中，可以采用干法刻蚀工艺制备所述第一开口181，干法刻蚀工艺的程式(recipe)可以根据所述器件功能层120的材料进行选择，此为本领域普通技术人员可以理解的，在此不作赘述。
在本实施例中，在所述步骤S12和步骤S13之间，还包括在所述器件功能层120背离所述基底110的一侧上形成一第二阻挡层140，由于所述器件功能层120中具有所述第一开口181，所以，所述第二阻挡层140还位于所述第一开口181的侧壁和所述第一开口181的底壁上，如图4所示，所述第二阻挡层140亦可以在步骤S13中可以保护所述器件功能层120。较佳的，所述第二阻挡层140的材料为氧化物、氮化物或碳化物等，例如二氧化硅、氮化硅、碳氮化硅等，可以有效保护所述器件功能层120。所述第二阻挡层140的厚度为例如等等。较佳的，所述第二阻挡层140在所述第一开口181内形成非共形台阶覆盖，即所述第二阻挡层140在所述器件功能层120上的厚度大于在所述第一开口181内的厚度，使得所述第一开口181内所述第二阻挡层140的厚度不均匀。一般的，可以采用化学气相沉积等方法制备所述第二阻挡层140，可以形成非共形台阶覆盖。
最后，进行步骤S13，如图5所示，在所述基底110上形成一第二开口182，以所述器件功能层120为掩膜，所述第一开口181为掩膜图形，对所述基底110进行刻蚀，形成所述第二开口182，所述第二开口182的尺寸等于所述第一开口181的顶部尺寸。以所述第一开口181作为所述第二开口182的掩膜图形，可以避免另外单独制备所述第二开口182的光罩，简化工艺，提高产能，降低成本。
第二实施例
请参阅图6-图13说明本实施例中的堆栈式芯片的制备方法。其中，图6是本发明第二实施例的堆栈式芯片的制备方法的流程图；图7-图13是本发明第二实施例的堆栈式芯片的制备方法在制备过程中的结构示意图。所述第二实施例的堆栈式芯片的制备方法利用所述第一实施例的方法制备第二开口，具体步骤如下：
首先，进行步骤S21，提供一第一芯片200以及一第二芯片300，如图7所示，所述第一芯片200包括第一衬底210以及位于所述第一衬底210一侧的第一外延层220，所述第一外延层220包括一第一互连结构221。所述第二芯片300包括第二衬底310以及位于所述第二衬底310一侧的第二外延层320。
然后，进行步骤S22，以第一外延层220背离所述第一衬底210的一面与第二外延层320背离所述第二衬底310的一面相贴合的方式将所述第一芯片200与第二芯片300堆栈设置，如图7所示。
另外，所述第一外延层220还可以包括第一保护层223以及第一介质层224等结构，所述第一保护层223位于所述第一顶层金属层2TM背离所述第一衬底210的一侧，用于保护所述第一顶层金属层2TM，所述第一互连结构221位于所述第一介质层224内，用于所述第一互连结构221的电性隔离。所述第一外延层220包括互连区220b以及开口区220a，所述第一互连结构221位于所述互连区220b内。
在本实施例中，所述第一互连结构221包括第一金属互连层2M1、第二金属互连层2M2、第三金属互连层2M3、第一顶层金属层2TM，所述第一金属互连层2M1、第二金属互连层2M2、第三金属互连层2M3、第一顶层金属层2TM依次层叠设置，所述第一顶层金属层2TM位于所述第三金属互连层2M3背离所述第一衬底210的一侧。在本发明的其它实施例中，所述第一互连结构221还可以包括所述第一顶层金属层2TM和第三金属互连层2M3，或者，所述第一互连结构221只包括所述第一顶层金属层2TM，亦在本发明的思想范围之内。在所述第一互连结构221中，金属互连层(第一金属互连层2M1、第二金属互连层2M2、第三金属互连层2M3)的层数不作具体限制，还可以为四层或更多，此为本领域的技术人员可以理解的，在此不作赘述。
较佳的，所述第二外延层320还包括一第二互连结构322，在本实施例中，所述第二互连结构322为一第二顶层金属层，在本发明的其它实施例中，所述第二互连结构322还可以包括若干金属互连层等等，所述第二互连结构322的结构可以根据需要进行设置。另外，所述第二外延层320还可以包括第二保护层323以及第二介质层321等结构，所述第二保护层323位于所述第二互连结构322背离所述第二衬底310的一侧，用于保护所述第二互连结构322，所述第二互连结构322位于所述第二介质层321内，用于所述第二互连结构322的电性隔离。
较佳的，在进行步骤S23之前，在所述第一衬底210背离所述第一外延层220的一侧形成一第一阻挡层230，如图7所示，所述第一阻挡层230在步骤S23中可以保护所述第一衬底210。其中，所述第一阻挡层230的材料为氧化物、氮化物或碳化物等，例如二氧化硅、氮化硅、碳氮化硅等，可以有效保护所述第一衬底210。所述第一阻挡层230的厚度优选为例如 等等。
然后，进行步骤S23，在所述第一衬底210中制备一第一开口281，如图8所示，所述第一开口281贯穿所述第一衬底210，所述第一开口281的侧壁与所述第一开口的底壁的夹角β小于90°，使得所述第一开口281的顶部尺寸小于所述第一开口281的底部尺寸，所述第一开口281呈上窄下宽状。夹角β的具体角度可以根据需要进行设置，如可以为80°、60°、45°、30°等等。其中，可以采用干法刻蚀工艺制备所述第一开口281，干法刻蚀工艺的程式(recipe)可以根据所述第一衬底210的材料进行选择，此为本领域普通技术人员可以理解的，在此不作赘述。
在本实施例中，在所述步骤S23和步骤S24之间，还包括在所述第一衬底210背离所述第一外延层220的一侧形成一第二阻挡层240，由于所述第一衬底210中具有所述第一开口281，所以，所述第二阻挡层240还位于所述第一开口281的侧壁和所述第一开口281的底壁上，如图9所示，所述第二阻挡层240亦可以在步骤S24中可以保护所述第一衬底210。较佳的，所述第二阻挡层240的材料为氧化物、氮化物或碳化物等，例如二氧化硅、氮化硅、碳氮化硅等，可以有效保护所述第一衬底210。所述第二阻挡层240的厚度为例如等等。较佳的，所述第二阻挡层240在所述第一开口281内形成非共形台阶覆盖，即所述第二阻挡层240在所述第一衬底210上的厚度大于在所述第一开口281内的厚度，使得所述第一开口281内所述第二阻挡层240的厚度不均匀。一般的，可以采用化学气相沉积等方法制备所述第二阻挡层240，可以形成非共形台阶覆盖。
在本实施例中，还包括形成第三开口，所述第三开口需暴露出所述第二互连结构322。因为本实施例还需要制备一第二开口，所以，较佳的，在本实施例中，可以采用一体化(all in one，简称AIO)刻蚀工艺制备所述第二开口和第三开口。在本发明的其它实施例中，所述第二开口和第三开口还可以分别单独制备，此为本领域的技术人员可以理解的，在此不作赘述。以下，具体以一体化刻蚀工艺具体说明所述第二开口和第三开口的制备过程。
如图10所示，在所述第一开口281内形成一第三开口283，由于在后续的步骤S23中还需要继续对所述第三开口283进行刻蚀，所以，此时所述第三开口283不一定必须暴露所述第二互连结构322。为了避免所述第三开口283对所述第一互连结构221造成影响，较佳的，所述第三开口283位于所述开口区220a内。由于在本实施例中，所述第二互连结构322为第二顶层金属层，所述第三开口283暴露所述第二顶层金属层。
接着，进行步骤S24，在所述第一外延层220上形成一第二开口282，如图11所示，以所述第一衬底210为掩膜，所述第一开口281为掩膜图形，对所述第一外延层220进行刻蚀，形成所述第二开口282，所述第二开口282暴露所述第一互连结构221。所述第二开口282的尺寸等于所述第一开口281的顶部尺寸。以所述第一开口281作为所述第二开口282的掩膜图形，可以避免另外单独制备所述第二开口282的光罩，简化工艺，提高产能，降低成本。
由于在本实施例中采用一体化刻蚀工艺，所以，在对所述第二开口282进行刻蚀的同时，所述第三开口283的底部亦被刻蚀，使得所述第三开口283的深度增加，所述第三开口283贯穿所述第一外延层220，并暴露出所述第二互连结构322。较佳的，所述第三开口283位于所述第二开口282内，可以节约芯片的面积。
在本实施例中，所述第一互连结构221包括第一金属互连层2M1、第二金属互连层2M2、第三金属互连层2M3、第一顶层金属层2TM，所以，所述第二开口282只需暴露出所述第一金属互连层2M1(最靠近所述第一衬底210的一个)即可，有利于减小所述第二开口282的深度，从而节约刻蚀的原料、能量以及刻蚀的时间。
在步骤S23之后，还包括在所述第一开口281和第二开口282中填充导电层250，如图12所示，由于所述第三开口283位于所述第一开口281内，所以，所述填充导电层250还位于所述第三开口283内。所述填充导电层250分别接触所述第一互连结构221第二互连结构322，以方便分别为所述第一芯片200和第二芯片300提供电性连接，实现所述第一芯片200和第二芯片300的电性连接。此外，还可以对所述第一衬底210进行研磨，去除多余的所述填充导电层250、第二阻挡层230、第一阻挡层240，形成如图13所示的堆栈式芯片。
在本实施例中，所述第一芯片200为器件芯片，所述第二芯片300为逻辑芯片，从而形成的堆栈式芯片为堆栈式传感器，在本发明的其它实施例中，所述第一芯片200和第二芯片300还可以为具有其他功能的芯片，亦在本发明的思想范围之内。
综上所述，本发明提供一种半导体器件制备方法以及堆栈式芯片的制备方法，与现有技术相比，本发明具有以下优点：
1.在本发明提供的半导体器件制备方法中，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°，使得所述第一开口的顶部尺寸小于所述第一开口的底部尺寸，在所述基底上形成所述第二开口时，所述第一开口作为所述第二开口的掩膜图形，对所述基底进行刻蚀，形成所述第二开口，所述第二开口的尺寸等于所述第一开口的顶部尺寸，与现有技术相比，以所述第一开口作为所述第二开口的掩膜图形，可以避免另外单独制备所述第二开口的光罩，简化工艺，提高产能，降低成本。
2.在本发明提供的堆栈式芯片的制备方法中，采用上述半导体器件制备方法制备所述第一开口以及第二开口，简化堆栈式芯片的制备工艺，提高产能，降低成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (23)

1.一种半导体器件制备方法，其特征在于，包括：
提供一基底，所述基底的一侧上具有一器件功能层；
在所述器件功能层中制备一第一开口，所述第一开口贯穿所述器件功能层，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°；
以所述器件功能层为掩膜，所述第一开口为掩膜图形，对所述基底进行刻蚀，在所述基底上形成一第二开口。
2.如权利要求1所述的半导体器件制备方法，其特征在于，在所述器件功能层中制备一第一开口之前还包括：在所述器件功能层背离所述基底的一侧上形成一第一阻挡层。
3.如权利要求2所述的半导体器件制备方法，其特征在于，所述第一阻挡层的材料为氧化物、氮化物或碳化物。
4.如权利要求2所述的半导体器件制备方法，其特征在于，所述第一阻挡层的厚度为
5.如权利要求1-4中任意一项所述的半导体器件制备方法，其特征在于，在所述器件功能层中制备一第一开口的步骤和在所述基底上形成一第二开口的步骤之间，还包括：在所述器件功能层背离所述基底的一侧上形成一第二阻挡层。
6.如权利要求5所述的半导体器件制备方法，其特征在于，所述第二阻挡层的材料为氧化物、氮化物或碳化物。
7.如权利要求5所述的半导体器件制备方法，其特征在于，所述第二阻挡层的厚度为
8.如权利要求5所述的半导体器件制备方法，其特征在于，所述第二阻挡层在所述第一开口内形成非共形台阶覆盖。
9.一种堆栈式芯片的制备方法，其特征在于，包括：
提供一第一芯片以及一第二芯片，所述第一芯片包括第一衬底以及位于所述第一衬底一侧的第一外延层，所述第一外延层包括一第一互连结构，所述第二芯片包括第二衬底以及位于所述第二衬底一侧的第二外延层；
以第一外延层背离所述第一衬底的一面与第二外延层背离所述第二衬底的一面相贴合的方式将所述第一芯片与第二芯片堆栈设置；
在所述第一衬底中制备一第一开口，所述第一开口贯穿所述第一衬底，所述第一开口的侧壁与所述第一开口的底壁的夹角小于90°；
以所述第一衬底为掩膜，所述第一开口为掩膜图形，对所述第一外延层进行刻蚀，在所述第一外延层上形成一第二开口，所述第二开口暴露所述第一互连结构。
10.如权利要求9所述的堆栈式芯片的制备方法，其特征在于，所述第一互连结构包括一第一顶层金属层以及至少一金属互连层，所述第一顶层金属层与所述至少一金属互连层层叠设置，所述第一顶层金属层位于所述金属互连层背离所述第一衬底的一侧，所述第二开口暴露出所述至少一金属互连层中最靠近所述第一衬底的一个。
11.如权利要求9所述的堆栈式芯片的制备方法，其特征在于，所述第二外延层还包括一第二互连结构，所述堆栈式芯片的制备方法还包括：
在所述第一开口内形成一第三开口，所述第三开口暴露出所述第二互连结构。
12.如权利要求11所述的堆栈式芯片的制备方法，其特征在于，所述第三开口位于所述第二开口内。
13.如权利要求12所述的堆栈式芯片的制备方法，其特征在于，采用一体化刻蚀工艺制备所述第二开口和第三开口。
14.如权利要求11所述的堆栈式芯片的制备方法，其特征在于，所述第一外延层包括互连区以及开口区，所述第一互连结构位于所述互连区内，所述第三开口位于所述开口区内。
15.如权利要求11所述的堆栈式芯片的制备方法，其特征在于，所述第二互连结构包括第二顶层金属层，所述第三开口暴露所述第二顶层金属层。
16.如权利要求9至15中任意一项所述的堆栈式芯片的制备方法，其特征在于，所述堆栈式芯片的制备方法还包括：在所述第一开口和第二开口中填充导电层。
17.如权利要求9所述的堆栈式芯片的制备方法，其特征在于，在所述第一衬底中制备一第一开口之前还包括：在所述第一衬底背离所述第一外延层的一侧形成一第一阻挡层。
18.如权利要求17所述的堆栈式芯片的制备方法，其特征在于，所述第一阻挡层的材料为氧化物、氮化物或碳化物。
19.如权利要求17所述的堆栈式芯片的制备方法，其特征在于，所述第一阻挡层的厚度为
20.如权利要求9所述的堆栈式芯片的制备方法，其特征在于，在所述第一衬底中制备一第一开口的步骤和在所述第一外延层上形成一第二开口的步骤之间，还包括：在所述第一衬底背离所述第一外延层的一侧形成一第二阻挡层。
21.如权利要求20所述的堆栈式芯片的制备方法，其特征在于，所述第二阻挡层的材料为氧化物、氮化物或碳化物。
22.如权利要求20所述的堆栈式芯片的制备方法，其特征在于，所述第二阻挡层的厚度为
23.如权利要求20所述的堆栈式芯片的制备方法，其特征在于，所述第二阻挡层在所述第一开口内形成非共形台阶覆盖。
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