CN101107709A - 防攻击保护的电子元件 - Google Patents
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Abstract
本发明涉及一种制造元件的方法，该元件例如是硅片基微控制器、集成电路或等同物(1、14、20)，尤其适合于智能卡，其特征在于，装置(18)设置成在试图薄化该硅片的情形破坏或损坏所述元件；特别是，所述装置可以作用在所述晶片的极化；特别是，该硅基板晶片仅从该后侧面(17)极化。本发明还涉及如此制造的元件和包括该元件的智能卡。
Description
技术领域
本发明涉及电子元件的制造方法，该电子元件包括硅片，尤其可用于智能卡。特别是，该方法旨在保护所述元件防止受到设计成测定其运行特性并获取其秘密数据用于欺诈目的的攻击(attack)。本发明还涉及如此实现的元件。
背景技术
硅片元件具有前侧面和后侧面。该前侧面具有电子元件，所述电子元件通常包括CMOS型晶体管(N晶体管和P晶体管)，其包括N+或者P+掺杂材料的主体结或者阱(body ties or wells)，以极化与基板相同掺杂的晶体管的P基板和N沟道。硅片的厚度通常约为600至700微米，有源部分和沟道的最大厚度约为10微米。
我们知道，智能卡包含机密信息和/或用作存取该信息的通讯手段。这些卡要经受某些人试图非法获取该信息来欺诈操作，称为攻击。
传统的攻击通常从该前侧面(支撑有源元件的侧面)进行。这些攻击包括通过光辐射或其他方法注入电路故障(faults)，或者通过捕获电磁辐射或其他信号获得的采样信息。这些故障引起集成电路的反常电子行为，如存储器中的信息丢失、错误的存储读取、可以由逻辑层错误解释的逻辑电平退化。
因此，在已知的方法中，通常在前侧面上产生最频繁和有效的攻击。
然而，攻击者开始对后侧面感兴趣。事实上该侧面更易于读取(更少的干扰元件，如与晶体管连接一起的各种金属镀层)。不过，厚的硅形成了吸收屏障(absorbing barrier)。
为了跨越屏障，在已知的方法中，来自后侧面的攻击包括显著地薄化该硅片(降到几十微米)。
通常，由于硅的吸收性，通过元件后侧面的观察和/或干扰依然很困难，但是薄化方法(thinning method)急速发展，并且应该清楚的是，这种类型的攻击可能变得越来越重要，所造成的威胁将变得非常严重。
另外，这样电路的制造商需要知道它们的操作，以便测试和/或调试它们。这些调试方法导致改善了从后侧面所见的性能观察技术，间接地为攻击者贡献了新技术的发展。
无论是恶意攻击或者为了测试或调试的目的，操作研究都包括将硅片薄化至小于约200微米，或者甚至几十微米的厚度。
该薄化不会干扰电路或其元件(晶体管)的操作。
我们也知道，硅基板必须高度极化以防破坏(例如，由修改晶体管电特性引起的闭锁或故障)。
因此，在已知的方法中，在硅片的前侧面上进行极化连接，如掺杂材料的主体结，以为P晶体管的基板和极化沟道提供恒定的电位。每个极化连接在约50微米的范围上提供等电位，因此一个极化连接可以与约5至20个晶体管的组相关联。
对于N晶体管，极化连接包括连接到电势VSS的1微米宽、几微米深的P+掺杂连接。对于P晶体管，极化连接包括主体结，作为极化N沟道的N+掺杂阱，其包括形成晶体管的P+掺杂主体结。形成极化连接的所述主体结连接到电势VDD(5或3伏特)。
考虑到上述情况，我们可以看到，针对恶意攻击存在保护智能卡的需求。
发明内容
本发明旨在解决保护这样元件的问题，并且提出制造硅片基电子元件(或系列元件)的方法，尤其适用于智能卡领域，其可用来保护元件不从后侧面受攻击，包括从后侧面薄化晶片步骤的攻击。
因此，根据本发明，制造如硅片基微型控制器的元件集成电路或等同物的方法，尤其适用于智能卡，其特征在于，在试图从后侧面薄化硅片的情形，设置装置来破坏或损坏所述元件。
更准确地讲，这些方法可作用于所述晶片的极化上。
根据优选形式，该方法包括仅从后侧面极化该硅基板晶片的步骤。
更具体而言，该方法包括下面的步骤：
-对应于操作，用通常或常规基板极化来检测该晶片，该晶片具有其通常的厚度；
-薄化基板至适合于元件目标操作的厚度；
-从后侧面极化基板；
-切割该对应的晶片。
更具体地讲，从后侧面极化基板的步骤包括：
-通过主体结或阱给后侧面掺杂掺杂材料，形成后极化连接；
-在后侧面上沉积导电材料(例如金属)层；
-切割晶片；以及
-通过后侧连接到接地来调整(conditioning)元件。
晶片优选切割成断开极化的前点。因此，任何恶意目的的未来薄化将消除晶片的极化，进而破坏所述元件。对于由CMOS晶体管组成的电路，后极化连接包含P+掺杂主体结。因此，任何恶意目的的未来薄化将消除基板的极化，并且随着加电而破坏电路。
不过，攻击者具有避免该方法的装置，该方法是在给电路加电之前再金属化该后侧面。
为了阻挡攻击者所采用的这种装置，本发明的方法的改进版本包括在与P晶体管的沟道电接触中插入假目标(decoy)(或者额外的主体结)。这些假目标包括N+掺杂主体结，用于将后侧面连接到通常极化沟道的底部，设置在前侧面上。另外，绝缘材料盘设置在所述假目标与后导电层之间。
因此，在试图恶意攻击期间，在薄化硅片后，将来的再金属化步骤(沉积新层金属)将连接后极化连接和假目标，其电性相反，因此引起破坏元件的短路。
本发明还涉及硅片电子元件，如微控制器，尤其适合于智能卡，该类型的电子元件包括例如晶体管或等同物的元件，其特征在于，其包括在试图从后侧面薄化该硅片的情形，破坏或损坏所述元件的装置。
更明确地讲，这些装置能够作用于所述晶片的极化。
具体地讲，对于每个零件或晶体管或等同物，该元件包括后极化连接，以仅从后侧面极化该硅基板。
根据优选模式，后极化连接包括掺杂材料的主体结。
另外，硅片包括后侧面上的一层导电材料(例如，金属)，用于连接到电势VSS。
本发明还涉及智能卡，其包括采用所描述方法生产的至少一个硅片基元件和如所描述的至少一个硅片元件。
附图说明
参考本发明实施的实例的以下描述并利用附图，本发明将变得清楚易懂，在附图中：
图1是包括N晶体管的已知类型硅片的放大截面图；
图2是包括P晶体管的图1所示已知类型硅片的另一部分截面图；
图3是展示N晶体管和P晶体管的根据本发明“基础”版的硅片截面图；
图4是根据本发明包括N晶体管、双沟道型硅片的截面图；
图5是根据本发明改善变体的硅片截面图；
图6是根据本发明的一组相邻晶片的示意性平面图；
图7是本发明方法中的步骤框图。
具体实施方式
上面的图1和2表示已知类型的硅片和元件。
图1以非常大的比例展示了硅片1，尽管为了实施的目的和更好的理解没有遵照相对比例。所述晶片1包括硅基板2(P)，其前侧面3上有N晶体管类型的电子元件，该电子元件包括作为N+掺杂材料的各自主体结的源极S(参考数字4)和漏极D(参考数字5)，与晶体管6的多晶硅栅极相关。
图1还展示了形成基板极化连接的主体结7。
在已知的方式中，晶片1的硅基板2要求高度极化来防止电子元件在N晶体管为图1所示实例的情况下闭锁。
极化连接7由截面尺寸约为一微米的P+掺杂材料的主体结组成。该极化连接连接到地(0伏)，因此在基板约50微米的范围上提供等电位。考虑到CMOS晶体管的尺寸，每5至20个晶体管要求如连接7的一个极化连接。
图2展示了已知类型的图1所示硅片另一部分的局部截面图，并且包括相同的硅(P)基板2，而其前侧面3与P晶体管相关。后者具有源极S(参考数字8)和漏极D(参考数字9)，由P+掺杂材料的主体结组成。晶体管栅极10还设置在前侧面3上的源极8和漏极9之间。
为了保证晶体管操作正确，其必须与基板P绝缘。因此，在已知的方式中，提供有N沟道12，通过插设在前侧面3上的N+极化阱11极化到电势VDD。
下面参照图3至7描述本发明实施形式的实例。
图3表示硅片14的局部截面图，其上分别在图的左侧和右侧示出了N晶体管和P晶体管。
晶片14包括硅基板15，其前侧面16上具有图1所述的已知N晶体管。该N晶体管包括源极S(参考数字4)、漏极D(参考数字5)和多晶硅栅极6，该漏极5和源极4由N+掺杂材料组成。还展示了作为P+掺杂主体结的极化连接7。
在硅片14的前侧面上，还有(已知类型的)P晶体管，其有源极8和漏极9、多晶硅栅极10、N+掺杂极化沟道12和的阱11(N+掺杂)，电压连接VDD(3至5伏)。
根据本发明，基板14的后侧面17包括P+掺杂材料的主体结18，其形成后极化连接，其操作描述如下。主体结18的截面尺寸约为10微米。
在产生形成后极化连接的主体结18后，基板15的后侧面17覆盖有连接到接地(0伏)的一层导电材料19，如金属，。
本发明还应用到包括所谓双沟道N晶体管的晶片，如图4所示。
图4表示硅片20的示意性截面图，硅片20包括硅基板21，在其前侧面22上有已知的所谓“双沟道”CMOS N晶体管。所述晶体管包括均为N+掺杂主体结的源极S(参考数字4)、漏极D(参考数字5)和P+掺杂主体结的极化连接7，以及连接该源极和该漏极的多晶硅栅极6。该源极、该漏极和该极化连接7插设在P+掺杂材料的沟道23中。根据本发明，并且参照图3的实现形式，作为P+掺杂主体结18A的后极化连接插设在硅基板21的后侧面上。后极化主体结18A与沟道23的底部接触。作为图3的实现形式，金属化层17设置在后侧面上，因此还覆盖后极化连接18A。
下面参照图5描述本发明的改进变体。
图5展示了图3的硅片14，其配有硅基板15，在其前侧面16上有P晶体管和N晶体管。在图3和5上，类似或相同的元件具有相同的参考数字。该图分别展示了上述的N和P晶体管元件及极化连接(P+掺杂)。
根据本发明的改进变体，硅基板15在其后侧面上配有掺杂有N+材料的额外的主体结24，其大小为与对应的P晶体管(自身为N+掺杂的)沟道12的底部(面向晶片15的后侧面)相接触。
如下面所述，这些额外的主体结24形成假目标。
额外的主体结24(假目标)的N+掺杂材料没有占据由主体结所形成的全部空间，而是留下一部分，几百埃的单元厚度，从而N+掺杂材料没有延伸到基板的后侧面。所述的空间填充有电绝缘材料层或盘25，与后侧面齐平。
基板15的后侧面覆盖有一层导电材料19，如金属。假目标或者后极化连接24(N+掺杂)因此通过该绝缘材料盘25与后金属层19电绝缘。
在所实现的该变体中，包括减少厚度然后再金属化后侧面的恶意尝试一定会失败。
通过在薄化后沉积新的金属化层的再金属化会电连接(见图5)后极化主体结18(P+)和假目标或额外的主体结24(N+)。所导致的短路将破坏或损坏元件。
图6示意性地展示了一系列的CMOS电子元件26A、26B、26C、26D和26E(很明显，与所有其他类似元件一起的N晶体管也可应用于本发明)。元件26A至26E显示为相邻和/或横竖排列，用正方形象征性地表示。
为了清楚起见，仅电子元件26D展示了连接到操作电势VSS的凸起27和连接到元件的前极化连接(图3的参考数字7和11)的凸起28。对应于图3的主体结18的后极化连接看不见，却连接到设置在后侧面上的金属化层17。图5的额外的主体结24或假目标没有连接到外部。
在图6上，两条波浪线象征性地代表两个可选择的路径，其中晶片会被切割以获得一组电路。
根据本发明的第一种实现形式，晶片沿着线29切割，以便去掉连接到前极化的凸起28，或者将其与对应的晶片或元件绝缘。
参照图3和4，我们可以理解的是，在攻击期间，从后侧面任何将来减小基板厚度都将消除到主体结18(后极化连接)的VSS的连接，并且去掉主体结的绝缘。因此该薄化导致：
-参考图3和图4(双沟道P晶体管)所示的本发明基础版本的基板极化的消失；
-在所谓的改进的版本(图5)中，在基板和N沟道12之间的短路。
根据本发明的方法的另一种实现形式(基于图5所示晶片)，晶片沿着线30切割(图6)，即留下前极化凸起27被连接。
在这种情况下，使用中通过将凸起27和28连接到电势VSS，在通常的方式下可以使用相同的电路，而不进行附加的后侧面步骤。
这意味着相同的电路可以用在带有附加后侧面极化步骤或者没有这些步骤，取决于是否保持前侧面极化凸起，并且取决于如何切割晶片。
图7展示了根据本发明的方法的各步骤流程。
开始，以已知的方式制造晶片(功能块100)。
在第二步骤(块101)中，用正常的厚度在所生产的晶片上进行测试。然后，薄化晶片(块102)到几十微米。
然后，在后侧面上产生主体结(块103)，形成后极化连接(图3、4和5上的参考数字18)。
根据本发明的所谓改进变体(图5)，在金属处理后侧面的接下来步骤(105)之前，执行用虚线连接到其他功能块的两个附加步骤：
-图5上参考数字24的假目标或额外主体结(N+掺杂)的插入(块106)；和
-电绝缘盘25的沉积(块108)。
然后，后侧面被金属化(块105)(图3、4和5)。最后，晶片被切割(块108)。晶片可以按图6所示的两种关系进行切割，以便留下被连接的凸起28(切线30)，或者去掉或者断开他(切线29)。
Claims (17)
1.一种制造元件的方法，该元件例如是硅片基微控制器、集成电路或等同物(1、14、20)，包括前侧面和后侧面，尤其适合于智能卡，其特征在于，装置(18)设置成在试图从该后侧面薄化该硅片的情形破坏或损坏所述元件。
2.根据权利要求1所述的方法，其特征在于，所述装置(18)可以作用于所述晶片(1、14、20)的极化。
3.根据权利要求2所述的方法，其特征在于，其包括仅从该后侧面极化该硅基板晶片的步骤。
4.根据权利要求2或3所述的方法，其特征在于，其包括下述步骤：
-对应于操作，用该基板(2、15、21)的极化检测(101)该晶片(1、14、20)；
-薄化该基板(2、15、21)至适合于该元件目标操作的厚度；
-从该后侧面极化该基板；
-切割该对应的晶片。
5.根据权利要求3或4所述的方法，其特征在于，从该后侧面极化该基板(2、15、21)的步骤包括：
-通过主体结(18)或阱用掺杂材料(N+或P+)掺杂该后侧面，以形成后极化连接；
-在该后侧面上沉积一层导电材料(19)，例如金属；
-切割该晶片(1、14、20)；以及
-通过该后侧面连接到地来调整该元件。
6.根据权利要求5所述的方法，其特征在于，进行该晶片的切割(29)，以便断开该前极化连接。
7.根据权利要求5所述的方法，其特征在于，进行该晶片的切割(30)，以便保留该后极化连接(28)与所述电路(26)之间的连接。
8.根据权利要求5至7所述的方法，其特征在于，另外，通过绝缘材料层(25)N+掺杂和从该后金属化层绝缘的额外的主体结或者假目标(24)插设在该后侧面上。
9.一种硅片电子元件(具有前侧面(3)和后侧面)，例如微控制器，尤其适合于智能卡，该类型的电子元件包括例如晶体管(4、5、6-8、9、10)或等同物的元件，其特征在于，其包括装置(18)，以便在试图从该后侧面薄化该硅片的情形破坏或损坏所述元件。
10.根据权利要求9所述的元件，其特征在于，所述装置可以作用于所述晶片的极化。
11.根据权利要求9或10所述的元件，其特征在于，其包括CMOS或NMOS型晶体管，采用类型基板、基板与N沟道技术或所谓双沟道技术(23)。
12.根据权利要求9至11之一所述的元件，其特征在于，对于每个零件或晶体管或等同物，其包括后极化连接，以仅从该后侧面极化该硅基板。
13.根据权利要求12所述的元件，其特征在于，该后极化连接由掺杂材料的主体结组成。
14.根据权利要求9至13之一所述的元件，其特征在于，其在后侧面(17)上包括一层导电材料(19)，例如金属。
15.根据权利要求9至14之一所述的元件，其特征在于，其还包括许多N+掺杂材料的假目标(24)或者额外的主体结，其插设在该后侧面(17)上，具有或多或少的规则分布，每个假目标(18)与该对应的P晶体管(14)的该沟道12的底部(后侧面)接触。
16.根据权利要求15所述的元件，其特征在于，每个假目标(18)或额外的主体结通过电绝缘材料层(25)与该后金属化层(19)绝缘。
17.一种智能卡，包括至少一个硅片元件，其为根据权利要求1至8之一的方法生产的元件和/或根据权利要求9至16之一的元件。
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