CN101048859A - 用于双极晶体管中改善的对准容限的方法和有关结构 - Google Patents
用于双极晶体管中改善的对准容限的方法和有关结构 Download PDFInfo
- Publication number
- CN101048859A CN101048859A CNA038131277A CN03813127A CN101048859A CN 101048859 A CN101048859 A CN 101048859A CN A038131277 A CNA038131277 A CN A038131277A CN 03813127 A CN03813127 A CN 03813127A CN 101048859 A CN101048859 A CN 101048859A
- Authority
- CN
- China
- Prior art keywords
- bipolar transistor
- sept
- base stage
- outer spacers
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 58
- 125000006850 spacer group Chemical group 0.000 claims abstract description 52
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 41
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 40
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 239000000377 silicon dioxide Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 8
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 abstract 5
- 239000006117 anti-reflective coating Substances 0.000 abstract 1
- 230000008569 process Effects 0.000 description 26
- 238000005530 etching Methods 0.000 description 23
- 239000000463 material Substances 0.000 description 13
- 238000002513 implantation Methods 0.000 description 12
- 239000007943 implant Substances 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 230000004044 response Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 241000033695 Sige Species 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
根据一个实例性实施例，诸如异质结双极晶体管(HBT)的双极晶体管包括具有顶面(324)的基极(327)。HBT进一步包括第一内间隔物(317)和第二内间隔物(318)，它们位于基极的顶面上。HBT进一步包括邻近于第一内间隔物(317)的第一外间隔物(327)和邻近于基极(327)的顶面(324)上的第二内间隔物(318)的第二外间隔物(328)。根据该实例性实施例，HBT进一步包括位于第一和第二内间隔物(317，318)之间的发射极(326)。HBT可以进一步包括位于第一和第二外间隔物(327，328)上的中间氧化物层(316)。HBT可以进一步包括位于所述中间氧化物层(316)上的非晶层(321)。HBT还可以包括非晶层(321)上的抗反射涂覆层(322)。
Description
发明背景
发明领域
本发明涉及半导体器件的制造领域。本发明尤其涉及双极晶体管的制造。
背景技术
在一种双极晶体管中，尤其本申请中用作实例的异质结双极晶体管(HBT)，薄硅锗(SiGe)层生长作为硅晶片上的双极晶体管的基极。与常规的硅双极晶体管相比，SiGe HBT具有速度、频率响应和增益方面的显著优点。可以通过截止频率比较速度和频率响应，简单地说，该截止频率就是晶体管的增益显著降低时的频率。已为SiGe HBT实现了超过100GHz的截止频率，这可以与更昂贵的GaAs相比。以前，只含硅的器件对于需要非常高的速度和频率响应的使用已没有竞争力。
由于硅锗的特殊优点，诸如更窄的带隙和更小的电阻率，SiGe HBT的更高的增益、速度和频率响应是可能的。在需要高速度和高频率响应的技术领域内，这些优点使得硅锗器件比只含硅的器件更有竞争力。上述高速度和高频率响应的优点尤其需要SiGe HBT发射极窗开口的合适对准以及最小的SiGe基极电阻。
在SiGe HBT中形成发射极窗开口的常规方法中，在单晶SiGe基极的顶面上的基极氧化层上形成两个二氧化硅(氧化物)间隔物。牺牲柱形成于这两个氧化物间隔物之间，接着基极离子植入未由牺牲柱和氧化物间隔物保护的SiGe基极的区域中。随后，例如，牺牲柱和氧化物间隔物由非晶硅的共形层覆盖。接着，诸如光阻材料的一层掩模材料沉积于非晶硅的共形层上。随后，通过在掩模材料层中形成图案和蚀刻开口来形成发射极窗清除开口，以便露出非晶硅的共形层。接着，通过蚀刻共形的非晶硅层和牺牲柱形成发射极窗开口。随后，蚀刻发射极窗开口中的基极氧化物层以露出基极的顶面。随后，例如，通过在基极顶面上的两个氧化物间隔物之间沉积多晶硅来形成SiGe HBT的发射极。所形成的发射极的宽度与牺牲柱的宽度大致相等。
理想地，发射极窗口清除开口的宽度等于牺牲柱的宽度。但是，由于用来使发射极窗清除开口形成图案的每个光刻工具都经受某种程度的失配，所以必须考虑对准容限。例如，如果发射极窗清除开口与200.0纳米(nm)宽的牺牲柱对准，则正负85.0的光刻对准容限需要在掩模材料中被蚀刻的发射极窗清除开口具有至少370.0nm的宽度。但是，随着发射极窗清除开口的宽度的增加，露出超出间隔物外边的区域以及蚀刻入SiGe基极的风险就会增加。蚀刻入SiGe基极所引起的破坏不利地影响SiGe HBT的性能。
在没有损失SiGe HBT的性能的情况下，SiGe HBT的制造中采用的常规方法不能提供合适的光刻对准边缘。例如，为了避免以上蚀刻入SiGe基极的风险，在使发射极窗清除开口形成图案时，常规方法通常增加间隔物的宽度来完全包含光刻工具的对准容限范围。但是，通过增加间隔物的宽度，下面的SiGe基极的大部分被屏蔽不受后续的基极离子植入步骤，因此保持未掺杂。这增加了SiGe基极的电阻并负面影响了SiGe HBT的性能。因此，在SiGe HBT的制造中，控制光刻对准边缘的常规方法通常牺牲SiGe基极电阻，以避免破坏SiGe基极的风险。
因此，本技术领域内需要一种双极晶体管，诸如SiGe HBT，它能提供改善了的对准容限而不不期望地降低性能。
发明内容
本发明针对一种用于改善双极晶体管中的对准容限的方法以及有关结构。本发明涉及并解决了本技术领域内的需要，即改善诸如SiGe HBT的双极晶体管中的对准容限而不会不期望地降低性能。
根据一个实例性实施例，一种双极晶体管包括含顶面的基极。例如，这种双极晶体管可以是NPN硅锗异质结双极晶体管。该异质结双极晶体管进一步包括第一内间隔物和第二内间隔物，它们位于基极的顶面上。例如，该第一和第二内间隔物可以是氧化硅。异质结双极晶体管进一步包括基极顶面上的邻近于第一内间隔物的第一外间隔物和邻近于第二内间隔物的第二外间隔物。例如，第一和第二外间隔物可以位于基极的植入掺杂物区上并可以包括氧化硅。例如，植入的掺杂物可以是硼。
根据该实例性实施例，异质结双极晶体管进一步包括位于第一和第二内间隔物之间的发射极。该发射极例如可以包括多晶硅。异质结双极晶体管可以进一步包括位于第一和第二外间隔物之间的中间氧化物层。该中间氧化物层例如可以包括氧化硅。异质结双极晶体管可以进一步包括所述中间氧化物层上的非晶层。非晶层例如可以包括非晶硅。异质结双极晶体管可以进一步包括非晶层上的抗反射涂覆层。该抗反射涂覆层例如可以包括氮氧化硅。在另一个实施例中，本发明是实现上述双极晶体管的方法。通过以下的详细描述和附图，本发明的其它特点和优点将使本技术领域内的普通技术人员显而易见。
附图概述
图1说明了在采用实施本发明实施例的步骤之前的实例性NPN HBT的某些零件的剖视图。
图2示出用来实施本发明实施例的步骤的流程图。
图3A说明了对应于图2中的特定步骤的剖视图，它们包括根据本发明实施例处理的硅晶片的一些部分。
图3B说明了对应于图2中的特定步骤的剖视图，它们包括根据本发明实施例处理的硅晶片的一些部分。
图3C说明了对应于图2中的特定步骤的剖视图，它们包括根据本发明实施例处理的硅晶片的一些部分。
具体实施方式
本发明针对用于双极晶体管中改善的对准容限的方法和有关结构。以下的描述包含涉及本发明的实施的说明性信息。本技术领域内的熟练技术人员将理解，可以按与本申请中具体讨论的方式不同的方式实施本发明。此外，为了使本发明更加清楚，没有讨论本发明的某些具体细节。本申请中未描述的具体细节包含于本技术领域内的普通技术人员的知识范围内。
本申请中的附图和它们的详细描述仅仅针对本发明的实例性实施例。为保持简洁，本申请中没有特别描述且附图中也没有特别示出利用本发明原理的本发明的其它实施例。
图1示出了实例性结构100，它被用来描述本发明。图1中省去的特定细节和零件，它们是本技术领域内的普通技术人员所显见的。结构100包括SiGe异质结双极晶体管(HBT)的集电极102和基极127。本实施例中，集电极102是N型单晶硅，它可以按本技术领域中已知的方式使用掺杂物扩散工艺形成。在本实施例中，基极127是可以通过LPCVD工艺外延地沉积的P型SiGe单晶。基极127可以用硼离子植入以实现上述P型掺杂。如图1所示，基极127位于集电极102上并与其形成接合区。在本实施例中，基极接触件122是可以通过低压化学汽相沉积(LPCVD)工艺外延地沉积的多晶SiGe。基极127和基极接触件122在接触件多晶材料和基极单晶材料之间的界面123处相互连接。基极127具有上表面124。
如图1所示，由N+型材料(即相对较重地掺杂了N型材料)构成的埋入层106按本技术领域内已知的方式形成于硅衬底107中。同样由N+型材料构成的集电极沉块(sinker)108通过较高浓度的掺杂物从集电极沉块108的表面向下到埋入层106的扩散而形成。与集电极沉块108一起的埋入层106提供从集电极102起通过埋入层106和集电极沉块108到集电极接触件(在所有的图中都没有示出集电极接触件)的低电阻电通路。深槽112和场氧化物绝缘区114、115和116可以由二氧化硅(SiO2)材料构成并可按本技术领域内已知的方式形成。深槽112和场氧化物绝缘区114、115和116按本技术领域内的已知方式提供与硅衬底107上的其它器件的电绝缘。因此，图1示出，结构100包括用于在基底127上由N型多晶硅构成的发射极形成之前的阶段形成HBT的几个零件和部件。
图2示出了根据本发明的一个实施例的流程图200，它描述了包含图1的结构100的晶片的处理过程中的一些步骤。流程图200中省去了特定的细节和零件，它们是本技术领域内的普通技术人员显见的。例如，步骤可以由一个或多个子步骤构成或者可以涉及特定设备或材料，如本技术领域内已知的。
流程图200中指出的步骤210到250足够用来描述本发明的一个实施例，本发明的其它实施例可以采用与流程图200中所示的不同的步骤。应注意，流程图200中示出的处理步骤在晶片上进行，在步骤210之前，该晶片包括图1所示的结构100。特别是，晶片包括基极127的顶面124，在该顶面上在“发射极窗开口”中形成由N型多晶硅构成的发射极。
现在参考图3A，图3A的结构300示出图1的结构100的一部分。结构100的基极127和顶面124在结构300中分别示作基极327和顶面324。简便起见，诸如基极接触件122、界面123、集电极102、埋入层106、硅衬底107、集电极沉块108、深槽112以及场氧化物区114、115和116等其它构件都未在结构300中示出。因此，结构300示出了包含基极327的顶面324的一部分晶片，在根据图2的流程图200中示出的本发明实施例处理晶片之前，在该顶面上在发射极窗开口中进行由N型多晶硅构成的发射极的形成。特别是，结构300示出了在流程图200的处理步骤210之前的一部分晶片。
此外，图3A、3B和3C中的结构310、315、320、325、330、335、340、345和350分别示出了在结构300上执行图2中流程图200的步骤210、215、220、225、230、235、240、245和250的结果。例如，结构310示出处理步骤210之后的结构300，结构315示出执行步骤215之后的结构310，结构320示出执行步骤220之后的结构315，等等。
继续图2中的步骤210和图3A中的结构310，流程图200的步骤210包括结构300的顶面324上的氧化硅(或“氧化物”)层(即基极氧化物层312)上自对准的牺牲柱(sacrificial post)(即牺牲柱314)的形成。牺牲柱314用作牺牲发射极柱，它在后续步骤中真实发射极的沉积之前被除去。此外，牺牲柱314可以通过图案形成和蚀刻一层多晶硅而形成，该层多晶硅可以通过本技术领域内已知的化学汽相沉积(CVD)在基极氧化物层312上沉积。应注意，氧化硅在本申请中也称作“氧化物”。基极氧化物层312可以通过图案形成和蚀刻一层氧化硅形成，该层氧化物例如可在约650.0到700.0℃的温度下通过LPCVD工艺沉积。在一个实施例中，基极氧化物层312具有约100.0埃的厚度，并用作提供对后续蚀刻步骤的控制的蚀刻中止层。通过图3A中结构310说明流程图200的步骤210的结果。
参考图2中的步骤215和图3A中的结构315，在流程图200的步骤215处在牺牲柱314上沉积氧化硅的共形层。所沉积的氧化硅的共形层被深蚀刻以形成一对氧化物间隔物，即内间隔物317和318。例如，内间隔物317和318可以通过使用基于氯的蚀刻剂(例如CF4/CHF3)各向异性地蚀刻氧化硅的共形层而形成。例如，内间隔物317和318的高度和宽度可以分别通过牺牲柱314的高度和所沉积的氧化硅层的厚度进行控制。
用于形成内间隔物317和318的各向异性蚀刻对于牺牲柱314是有选择的。换句话说，各向异性蚀刻将不会侵蚀牺牲柱314。但是，各向异性蚀刻没有高氧化物-对-硅的蚀刻选择性，这引起超出内间隔物317和318外边的区域中基极327的蚀刻。例如，从SiGe基极327的顶面上蚀刻掉约75.0到100.0埃的硅。由于SiGe基极327包含P型掺杂物，例如硼，在步骤215中内间隔物317和318的深蚀刻期间，会损失硼离子。在本实施例中，内间隔物317和318可以由一层氧化硅形成，它在约450.0℃下通过等离子体增强的化学汽相沉积(PECVD)工艺进行沉积。参考图3A，流程图200的步骤215的结果由结构315示出。
继续图2中的步骤220和图3B中的结构320，在流程图200的步骤220处，进行自对准的基极植入，即第一基极植入332。例如，第一基极植入332可以通过将掺杂物离子植入基极327的顶面324上的植入区342和343(它们是“非本征基极区”)进行。植入区342和343分别从内间隔物317和318的外侧边向外延伸，并指定暴露给第一基极植入332的基极327的这部分顶面324。但是，在内间隔物317和318以及牺牲柱314下面的这部分基极327被保护不受第一基极植入332。通过在基极327中植入掺杂物离子，第一基极植入332减小了基极327的电阻，从而改善了基极327的电性能。此外，第一基极植入332将上述步骤215中内间隔物317和318形成期间所损失的掺杂物离子重新引入基极327。在本发明的一个实施例中，第一基极植入332可以是较浅的P型硼植入。参考图3B，流程图200的步骤220的结果由结构320示出。
参考图2中的步骤225和图3B中的结构325，在流程图200的步骤225处，氧化硅的共形层沉积于牺牲柱314以及内间隔物317和318上。将所沉积的氧化硅的共形层深蚀刻以形成第二对氧化物间隔物，即外间隔物327和328。外间隔物327和328分别与内间隔物317和318邻接。通过形成一组更宽的间隔物，外间隔物327和328的形成有效地增加了内间隔物317和318的宽度。换句话说，内间隔物317和外间隔物327有效地形成一个较宽的间隔物，而内间隔物318和外间隔物328有效地形成另一个较宽的间隔物。沿基极327的顶面324测量的外间隔物327和328的宽度分别由外间隔物宽度348和349表示。在后续步骤中对发射极窗清除层352的开口的处理步骤期间，外间隔物327和328提供对基极327的附加保护。换句话说，外间隔物327和328有利地向发射极窗清除层的开口提供附加的光刻对准边缘。
外间隔物327和328例如可以通过用基于氯的蚀刻剂(例如，CF4/CHF3)各向异性地蚀刻氧化硅的共形层而形成。用来形成外间隔物327和328的各向异性蚀刻对牺牲柱314是有选择的。换句话说，各向异性蚀刻将不会侵蚀牺牲柱314。但是，如同在步骤215中，步骤225中的蚀刻没有高氧化物-对-硅的蚀刻选择性，这引起基极327的顶面324的某些蚀刻。例如，从SiGe基极327的顶面324上蚀刻掉约75.0到100.0埃的硅。在本实施例中，外间隔物327和328可以由一层氧化硅形成，它通过PECVD工艺进行沉积。参考图3B，流程图200的步骤225的结果由结构325示出。
继续图2中的步骤230和图3B中的结构330，在流程图200的步骤230处，进行第二自对准的基极植入，即第二基极植入334。第二基极植入334可以按与上述第一基极植入332相类似的方式进行，例如具有相同类型的植入离子和基本相同的能量水平。将掺杂物离子植入基极327的顶面324的植入区346和347，它们是“非本征基极区”。植入区346和347从外间隔物327和328的外侧边向外延伸，并指定暴露给第二基极植入334的这部分基极327的顶面324。但是，内间隔物317和318、外间隔物327和328以及牺牲柱314之下的那部分SiGe基极327被保护不受第二基极植入。应注意，在步骤225中，由外间隔物宽度348和349表示的这部分基极327经受第一基极植入332，因此已经被掺杂了。作为第二基极植入334中掺杂物离子植入的结果，进一步降低了基极327的电阻。此外，第二基极植入334将在步骤225中外间隔物327和328形成期间损失的掺杂物离子重新引入基极327。在本发明的一个实施例中，第二基极植入334可以是较浅的P型硼植入。
在本实施例中，如上所述，在步骤215中形成第一对间隔物(内间隔物317和318)，接着在步骤220中进行第一基极掺杂332，并步骤225中形成第二对间隔物(外间隔物327和328)，接着在步骤230中进行第二基极植入334。在另一个实施例中，继之以离子植入的前述间隔物形成的顺序可以按需要重复许多次以实现所需的间隔物宽度。因此，本发明有利地实现了光刻对准边缘的增加而不损害基极327的掺杂，即不增加基极327的电阻和负面影响SiGe HBT器件的性能。结果，本发明有利地实现了对基极327的掺杂和电阻的更好的控制，同时通过增加光刻对准边缘改善SiGe HBT的可制造性。参考图3B，流程图200的步骤230的结果通过结构330示出。
继续图2中的步骤235和图3B中的结构335，在流程图200的步骤235处，在牺牲柱314、内间隔物317和318、外间隔物327和328以及基极327的顶面324的暴露区域上共形地沉积氧化硅的薄层，即中间氧化物层316。中间氧化物层316用作绝缘层以提供对基极327的保护。在一个实施例中，中间氧化物层316的厚度可以是约300.0到400.0埃。接着，非晶层321共形地沉积在中间氧化物层316上。非晶层321可以包括非晶硅。在另一个实施例中，非晶层321可以由非晶SiGe或非晶碳化硅构成的层代替。随后，抗反射涂覆(ARC)层322共形地沉积在非晶层321上。ARC层322可以包括无机材料，诸如氮氧化硅。ARC层322的添加提供了许多功能，诸如减少了“面下反射”，它会通过将不期望曝光的那部分光阻材料曝光而劣化光阻材料的图像限定。图像限定的劣化是光刻期间零件的尺度控制损失的因素。更特别地，在后续步骤中的发射极窗开口的印刷上，ARC层322提供增强的光刻控制。参考图3B，流程图200的步骤235的结果通过结构335示出。
参考图2中的步骤240和图3中的结构340，在步骤240处，将一层掩模材料(即发射极窗清除层352)沉积于结构335的表面上。发射极窗清除层352可以包含诸如光阻材料的掩模材料。随后，在发射极窗清除层352中，将发射极窗清除开口353对准、形成图案和蚀刻。在本实施例中，光刻工艺可用于在发射极窗清除层352上对准发射极窗清除开口353并将其形成图案。发射极窗清除宽度354表示发射极窗清除层352中开口353的宽度。在本发明中，发射极窗清除宽度354被设计成足够宽以确保解决光刻的对准容限后牺牲柱314的曝光。例如，如果牺牲柱314是200.0nm宽且光刻的对准容限是正负85.0nm，则发射极窗清除宽度354应至少为370.0nm。因此，牺牲柱314的每侧上，间隔物宽度必须是至少85.0nm以保护基极327不受失配引起的破坏。换句话说，内间隔物317和外间隔物327的组合宽度必须是至少85.0nm，且内间隔物318和外间隔物328的组合宽度必须是至少85.0nm以保护基极327不受由于失配引起的破坏。基极氧化物312的选择性蚀刻完成了发射极窗开口368的形成。参考图3C，流程图200的步骤240的结果通过结构340示出。
继续图2中的步骤245和图3B中的结构345，在流程图200的步骤245处，通过一系列的增加、选择的蚀刻步骤形成发射极窗开口368，其最终终止于基极327的顶面324处。步骤245开始于ARC层322中目标区域的图案形成和蚀刻以露出非晶层314。通过采用本技术领域内已知的选择性蚀刻工艺，仅蚀刻ARC层235，且非晶层321用作选择性蚀刻工艺的蚀刻中止层。接着，发射极窗开口368通过非晶层321的选择性蚀刻延伸。在非晶层321的选择性蚀刻期间，中间氧化物层316用作蚀刻中止层。随后，按本技术领域内已知的方式选择性地蚀刻中间氧化物层316以露出牺牲柱314，进一步延伸发射极窗开口368。在中间氧化物层316的选择性蚀刻期间，牺牲柱314用作蚀刻中止层。接着，按本技术领域内已知的方式选择性地蚀刻牺牲柱314，露出基极氧化物层312，并进一步延伸发射极窗开口368。在牺牲柱314的选择性蚀刻期间，内间隔物317和318的垂直侧壁会经受某些侧向蚀刻。在本实施例中，例如可以使用HF湿蚀刻来蚀刻基极氧化物层312。在基极氧化物层312的选择性蚀刻期间，基极327的顶面324提供蚀刻中止。参考图3C，流程图200的步骤245的结果在结构345中示出。
继续图2中的步骤250和图3C中的结构350，在步骤250中，通过在基极327的顶面324上的内间隔物317和318之间的发射极窗开口368中沉积多晶材料来形成发射极326。在一个实施例中，发射极326可以包括N型多晶硅并可以具有基本等于发射极窗开口368的宽度。参考图3C，流程图200的步骤250的结果通过结构350示出。
在上述方式中，本发明提供了改善了的光刻对准边缘而不损害基极电阻。与不期望地牺牲基极电阻来实现合适的光刻对准边缘的常规方法相比，本发明有利地实现了合适的光刻对准边缘而不会不期望地减小基极电阻。本发明采用内间隔物317和318以及外间隔物327和328来实现两个自对准基极植入(即，第一基极植入332和第二基极植入334)的独立控制。这样，本发明提供了改善的器件可制造性和诸如SiGe HBT的双极晶体管中非本征基极区的更好的控制。
通过以上的详细揭示可以理解，本发明提供了用于诸如SiGe HBT的双极晶体管中改善了的对准容限的方法。虽然将本发明描述为应用于异质结双极晶体管的制造，但本技术领域内的普通技术人员可方便地了解如何将本发明应用于需要改善的对准容限的类似情况中。
通过以上本发明的描述，明显的是，各种技术都可以用于实现本发明的概念而不背离其范围和精神。此外，虽然已参考特定实施例描述了本发明，但本技术领域内的普通技术人员可以理解，可以在形式上和细节上进行变化而不背离本发明的精神和范围。例如，如上所述，层321可以由非晶SiGe、非晶碳化硅构成的可选层或甚至诸如包含多晶硅或多晶碳化硅的层的非非晶层代替，而不背离本发明的范围。
所述实施例在所有方面都被认为是说明性而非限制性的。例如，虽然在上述本发明的具体实施例中，发射极326被描述为多晶发射极，但它也可以使用非晶硅发射极，它被重新结晶以形成多晶硅发射极，或者甚至使用例如通过MBE(分子束外延)或MOCVD(金属有机化学汽相沉积)技术制成的单晶硅发射极。因此，应理解，本发明不限于这里描述的特殊实施例，而是能重新排列、修改和替换而不背离本发明的范围。
因此，已描述了双极晶体管中改善的对准容限的方法和有关结构。
Claims (26)
1.一种双极晶体管，其特征在于，包括：
基极，它具有顶面；
第一内间隔物和第二内间隔物，位于所述基极的所述顶面上；
第一外间隔物和第二外间隔物，它们位于所述基极的所述顶面上，所述第一外间隔物邻近于所述第一内间隔物且所述第二外间隔物邻近于所述第二内间隔物；
发射极，它位于所述第一内间隔物和所述第二内间隔物之间。
2.如权利要求1所述的双极晶体管，其特征在于，所述第一和所述第二外间隔物位于所述基极的被植入的掺杂物区上。
3.如权利要求2所述的双极晶体管，其特征在于，所述被植入的掺杂物是硼。
4.如权利要求1所述的双极晶体管，其特征在于，所述第一和所述第二内间隔物包括氧化硅。
5.如权利要求1所述的双极晶体管，其特征在于，所述第一和所述第二外间隔物包括氧化硅。
6.如权利要求1所述的双极晶体管，其特征在于，进一步包括中间氧化物层，它位于所述第一和所述第二外间隔物上。
7.如权利要求6所述的双极晶体管，其特征在于，所述中间氧化物层包括氧化硅。
8.如权利要求6所述的双极晶体管，其特征在于，进一步包括非晶层，它位于所述中间氧化物层上。
9.如权利要求8所述的双极晶体管，其特征在于，所述非晶层包括非晶硅。
10.如权利要求8所述的双极晶体管，其特征在于，进一步包括抗反射涂覆层，它位于所述非晶层上。
11.如权利要求10所述的双极晶体管，其特征在于，所述抗反射涂覆层包括氮氧化硅。
12.如权利要求1所述的双极晶体管，其特征在于，所述发射极包括多晶硅。
13.如权利要求1所述的异质结双极晶体管，其特征在于，所述双极晶体管是NPN硅锗异质结双极晶体管。
14.一种用于制造双极晶体管的方法，其特征在于，所述方法包括以下步骤：
在基极的顶面上制造第一内间隔物和第二内间隔物；
形成邻近于所述第一内间隔物的第一外间隔物和邻近于所述第二内间隔物的所述第二外间隔物；
在所述基极的所述顶面上所述第一内间隔物和所述第二内间隔物之间沉积发射极。
15.如权利要求14所述的方法，其特征在于，进一步包括在所述制造步骤之后和在所述形成步骤之前在所述基极中植入掺杂物的步骤。
16.如权利要求15所述的方法，其特征在于，所述掺杂物是硼。
17.如权利要求14所述的方法，其特征在于，所述第一和所述第二内间隔物包括氧化硅。
18.如权利要求14所述的方法，其特征在于，所述第一和所述第二外间隔物包括氧化硅。
19.如权利要求14所述的方法，其特征在于，进一步包括在所述形成步骤之后在所述第一和所述第二外间隔物上沉积中间氧化物层的步骤。
20.如权利要求19所述的方法，其特征在于，所述中间氧化物层包括氧化硅。
21.如权利要求19所述的方法，其特征在于，进一步包括在所述中间氧化物层上沉积非晶层的步骤。
22.如权利要求21所述的方法，其特征在于，所述非晶层包括非晶硅。
23.如权利要求21所述的方法，其特征在于，进一步包括在所述非晶层上沉积抗反射涂覆层的步骤。
24.如权利要求23所述的方法，其特征在于，所述抗反射涂覆层包括氮氧化硅。
25.如权利要求14所述的方法，其特征在于，所述发射极包括多晶硅。
26.如权利要求14所述的方法，其特征在于，所述双极晶体管是NPN硅锗异质结双极晶体管。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/163,386 | 2002-06-04 | ||
| US10/163,386 US6683366B1 (en) | 2002-06-04 | 2002-06-04 | Bipolar transistor and related structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101048859A true CN101048859A (zh) | 2007-10-03 |
| CN100511605C CN100511605C (zh) | 2009-07-08 |
Family
ID=30113768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038131277A Expired - Fee Related CN100511605C (zh) | 2002-06-04 | 2003-05-08 | 用于双极晶体管中改善的对准容限的方法和有关结构 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6683366B1 (zh) |
| EP (1) | EP1573787A4 (zh) |
| JP (1) | JP4395442B2 (zh) |
| KR (1) | KR100633981B1 (zh) |
| CN (1) | CN100511605C (zh) |
| HK (1) | HK1107726A1 (zh) |
| TW (1) | TWI296853B (zh) |
| WO (1) | WO2004036621A2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108615682A (zh) * | 2018-05-18 | 2018-10-02 | 中国电子科技集团公司第二十四研究所 | 硅锗异质结双极晶体管发射极的制作方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867440B1 (en) * | 2002-08-13 | 2005-03-15 | Newport Fab, Llc | Self-aligned bipolar transistor without spacers and method for fabricating same |
| US6869853B1 (en) * | 2002-12-18 | 2005-03-22 | Cypress Semiconductor Corporation | Fabrication of a bipolar transistor using a sacrificial emitter |
| FR2858877B1 (fr) * | 2003-08-11 | 2005-10-21 | St Microelectronics Sa | Transistor bipolaire a heterojonction |
| US6881640B2 (en) * | 2003-09-05 | 2005-04-19 | United Microelectronics Corp. | Fabrication method for heterojunction bipolar transistor |
| EP1819365B1 (en) | 2004-12-09 | 2014-07-02 | Alnylam Pharmaceuticals Inc. | Compositions and methods for inducing an immune response in a mammal and methods of avoiding an immune response to oligonucleotide agents such as short interfering RNAs |
| US9935186B1 (en) * | 2016-09-21 | 2018-04-03 | International Business Machines Corporation | Method of manufacturing SOI lateral Si-emitter SiGe base HBT |
| US10971597B2 (en) | 2019-08-26 | 2021-04-06 | Globalfoundries U.S. Inc. | Self-aligned base and emitter for a bipolar junction transistor |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927774A (en) * | 1988-06-10 | 1990-05-22 | British Telecommunications Plc | Self aligned bipolar fabrication process |
| US5101256A (en) * | 1989-02-13 | 1992-03-31 | International Business Machines Corporation | Bipolar transistor with ultra-thin epitaxial base and method of fabricating same |
| US5523244A (en) * | 1994-12-19 | 1996-06-04 | Hughes Aircraft Company | Transistor fabrication method using dielectric protection layers to eliminate emitter defects |
| US5866462A (en) * | 1995-09-29 | 1999-02-02 | Analog Devices, Incorporated | Double-spacer technique for forming a bipolar transistor with a very narrow emitter |
| JP2937253B2 (ja) * | 1996-01-17 | 1999-08-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| FR2764733B1 (fr) * | 1997-06-11 | 2003-11-14 | Commissariat Energie Atomique | Transistor hyperfrequence a structure quasi-autoalignee et son procede de fabrication |
| US6444536B2 (en) * | 1999-07-08 | 2002-09-03 | Agere Systems Guardian Corp. | Method for fabricating bipolar transistors |
| DE19958062C2 (de) * | 1999-12-02 | 2002-06-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors und Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit einem solchen Bipolartransistor |
| FR2804247B1 (fr) * | 2000-01-21 | 2002-04-12 | St Microelectronics Sa | Procede de realisation d'un transistor bipolaire a emetteur et base extrinseque auto-alignes |
| US6346453B1 (en) * | 2000-01-27 | 2002-02-12 | Sige Microsystems Inc. | Method of producing a SI-GE base heterojunction bipolar device |
| US6638819B1 (en) * | 2000-11-17 | 2003-10-28 | Newport Fab, Llc | Method for fabricating interfacial oxide in a transistor and related structure |
| US6534372B1 (en) * | 2000-11-22 | 2003-03-18 | Newport Fab, Llc | Method for fabricating a self-aligned emitter in a bipolar transistor |
| US6531720B2 (en) * | 2001-04-19 | 2003-03-11 | International Business Machines Corporation | Dual sidewall spacer for a self-aligned extrinsic base in SiGe heterojunction bipolar transistors |
| US6441462B1 (en) * | 2001-07-10 | 2002-08-27 | International Business Machines Corporation | Self-aligned SiGe NPN with improved ESD robustness using wide emitter polysilicon extension |
| US6617619B1 (en) * | 2002-02-04 | 2003-09-09 | Newport Fab, Llc | Structure for a selective epitaxial HBT emitter |
-
2002
- 2002-06-04 US US10/163,386 patent/US6683366B1/en not_active Expired - Lifetime
-
2003
- 2003-02-26 US US10/375,727 patent/US6812107B1/en not_active Expired - Lifetime
- 2003-05-08 EP EP03796265A patent/EP1573787A4/en not_active Withdrawn
- 2003-05-08 JP JP2004545199A patent/JP4395442B2/ja not_active Expired - Fee Related
- 2003-05-08 KR KR1020047014726A patent/KR100633981B1/ko not_active IP Right Cessation
- 2003-05-08 CN CNB038131277A patent/CN100511605C/zh not_active Expired - Fee Related
- 2003-05-08 WO PCT/US2003/014567 patent/WO2004036621A2/en active Search and Examination
- 2003-05-26 TW TW092114155A patent/TWI296853B/zh not_active IP Right Cessation
-
2007
- 2007-12-05 HK HK07113287.8A patent/HK1107726A1/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108615682A (zh) * | 2018-05-18 | 2018-10-02 | 中国电子科技集团公司第二十四研究所 | 硅锗异质结双极晶体管发射极的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004036621A3 (en) | 2007-02-01 |
| TW200401449A (en) | 2004-01-16 |
| US6812107B1 (en) | 2004-11-02 |
| EP1573787A4 (en) | 2008-04-16 |
| KR100633981B1 (ko) | 2006-10-13 |
| US6683366B1 (en) | 2004-01-27 |
| TWI296853B (en) | 2008-05-11 |
| HK1107726A1 (en) | 2008-04-11 |
| JP4395442B2 (ja) | 2010-01-06 |
| CN100511605C (zh) | 2009-07-08 |
| JP2006505923A (ja) | 2006-02-16 |
| WO2004036621A2 (en) | 2004-04-29 |
| EP1573787A2 (en) | 2005-09-14 |
| KR20040094820A (ko) | 2004-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6329698B1 (en) | Forming a self-aligned epitaxial base bipolar transistor | |
| US6746924B1 (en) | Method of forming asymmetric extension mosfet using a drain side spacer | |
| CN1581508A (zh) | 半导体元件及其制造方法 | |
| US8524551B2 (en) | Method of manufacturing heterojunction bipolar transistor and heterojunction bipolar transistor | |
| CN101076896A (zh) | 在bicmos工艺中基底形成的方法 | |
| CN100511605C (zh) | 用于双极晶体管中改善的对准容限的方法和有关结构 | |
| CN1767160A (zh) | 半导体装置的制造方法 | |
| CN1947241A (zh) | 在衬底上集成SiGe NPN和垂直PNP器件的方法及相关结构 | |
| CN1714435A (zh) | 用于制造自对准双极晶体管及有关结构的方法 | |
| CN117832067A (zh) | 一种SiC功率器件的注入掩膜刻蚀方法 | |
| CN1656608A (zh) | 非自对准SiGe异质结双极晶体管 | |
| CN1625809A (zh) | 半导体器件及其制造方法 | |
| US7291536B1 (en) | Fabricating a self-aligned bipolar transistor having increased manufacturability | |
| CN1100344C (zh) | 半导体器件的制造方法 | |
| CN1700418A (zh) | 利用双镶嵌工艺来制造t型多晶硅栅极的方法 | |
| JP2006505923A5 (zh) | ||
| CN1484277A (zh) | 量子点形成方法 | |
| CN1889236A (zh) | 多晶硅栅极掺杂方法 | |
| CN1122303C (zh) | 半导体器件的制造方法 | |
| US20040135179A1 (en) | Method for fabricating a self-aligned bipolar transistor having increased manufacturability and related structure | |
| JPH04215441A (ja) | 半導体装置及びその製造方法 | |
| US6867440B1 (en) | Self-aligned bipolar transistor without spacers and method for fabricating same | |
| KR100628624B1 (ko) | 바이폴라 트랜지스터 및 그 제조 방법 | |
| KR100359162B1 (ko) | 트랜지스터의 제조 방법 | |
| US6362061B1 (en) | Method to differentiate source/drain doping by using oxide slivers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1107726 Country of ref document: HK |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: GR Ref document number: 1107726 Country of ref document: HK |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090708 Termination date: 20150508 |
|
| EXPY | Termination of patent right or utility model |