CN101038325B - 一种测试芯片的方法及装置 - Google Patents
一种测试芯片的方法及装置 Download PDFInfo
- Publication number
- CN101038325B CN101038325B CN2007100639301A CN200710063930A CN101038325B CN 101038325 B CN101038325 B CN 101038325B CN 2007100639301 A CN2007100639301 A CN 2007100639301A CN 200710063930 A CN200710063930 A CN 200710063930A CN 101038325 B CN101038325 B CN 101038325B
- Authority
- CN
- China
- Prior art keywords
- test
- circuit board
- chip
- control circuit
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 186
- 238000000034 method Methods 0.000 title claims description 16
- 239000013598 vector Substances 0.000 claims abstract description 54
- 230000004044 response Effects 0.000 claims abstract description 50
- 238000010998 test method Methods 0.000 claims abstract description 30
- 238000012163 sequencing technique Methods 0.000 claims description 5
- 238000004088 simulation Methods 0.000 abstract description 7
- 238000010923 batch production Methods 0.000 abstract 1
- 238000013461 design Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000009434 installation Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 208000019901 Anxiety disease Diseases 0.000 description 1
- 241001269238 Data Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000036506 anxiety Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明公开了一种测试芯片的装置，包括相互独立的服务器、仿真器、控制电路板和执行电路板，其中：所述服务器用于根据测试任务生成相应的测试程序，并输出给仿真器；所述仿真器与服务器连接，用于对所述测试程序进行仿真处理，生成包含测试数据的仿真文件并发送给控制电路板；所述控制电路板与仿真器连接，用于从所述仿真文件中读取相应的测试向量，并将该测试向量发送给执行电路板，以及根据所述执行电路板返回的测试响应判断相应的芯片是否正常；所述执行电路板与控制电路板连接，用于根据控制电路板下发的测试向量对相应的芯片进行测试，并将测试响应发送给所述控制电路板。这样，在对芯片进行量产测试时便不用租用租金昂贵的自动测试仪，从而在很大程度上降低了测试成本。本发明同时公开了一种测试芯片的方法。
Description
技术领域
本发明涉及计算机技术领域，特别涉及一种测试芯片的方法及装置。
背景技术
芯片被大批量生产后，需要用测试图形(test pattern)对其进行制造缺陷测试，所谓测试图形就是在测试时加载到芯片集成电路中的测试信号以及期望响应。测试图形主要包括用于测试芯片内只读存储器的测试图形(ROM BISTPattern、用于测试芯片内随机存取存储器的测试图形(RAM BIST Pattern)和扫描链测试图形(Scan Pattern)。
目前，芯片的量产测试需要在自动测试仪(Auto Test Equipment，ATE)上进行，ATE是用于测试集成电路的仪器，它按照预先设定的测试信号对集成电路施加测试向量(测试向量)，同时把观测到的响应与预期的结果进行对比以判断所述集成电路是否存在缺陷；ATE的操作是由工作站或个人电脑上相应的程序来控制的，在进行芯片测试时需要先在ATE上对相应的测试图形进行调试，但使用ATE对芯片进行测试存在如下缺点：
1、大部分的芯片设计公司没有自己的ATE，需要另外租用ATE来对芯片进行测试；而ATE的租金比较昂贵，这在无形中便增加了测试的成本。
2、ATE的价格十分昂贵，因而拥有ATE的芯片测试公司数量非常少，而且ATE的数量也极为有限，所以经常会出现由于ATE的机时紧张而延误了测试图形的调试，从而推迟了芯片的的交货日期。
3、Scan Pattern的源程序非常庞大，在使用ATE对Scan Pattern进行调试时，如果遇到需要修改测试图形的情况，那么对Scan Pattern的源程序进行更新和重新保存需要等待很长的时间，这在一定程度上浪费了机时，也给ScanPattern的调试带来很大的不便。
发明内容
本发明提供一种测试芯片的方法及装置，用以解决现有技术中，用户在对芯片进行量产测试时，因使用自动测试仪而使测试成本增加的问题。
本发明具体技术方案如下：
一种测试芯片的装置，包括相互独立的服务器、控制电路板和执行电路板，其中：
服务器，用于根据测试任务编译相应的测试程序，并通过仿真器将所述测试程序传输给控制电路板；
控制电路板，通过仿真器与所述服务器连接，用于从服务器发送的测试程序中读取相应的测试向量，并将该测试向量发送给执行电路板，以及根据所述执行电路板返回的测试响应判断相应的被测试芯片是否正常；
其中，所述控制电路板按照测试程序中设定的时间顺序依次向执行电路板发送测试向量；
执行电路板，与控制电路板连接，用于根据控制电路板下发的测试向量对相应的被测试芯片进行测试，并将测试响应发送给所述控制电路板；
其中，所述测试芯片的装置为引脚数目不同的被测试芯片分别配置相应的执行电路板，并且所述控制电路板包括：
处理器，用于从服务器发送的编译后的测试程序中读取相应的测试向量，并将该测试向量下发给被测试芯片；
排针，用于建立测试点并将所述测试点与所述处理器的相应的引脚相连接，以及将该处理器读取的测试向量传送给被测试芯片，或者将所述被测试芯片返回的测试响应传送给所述处理器。
所述处理器还用于判断所述被测试芯片返回的测试响应是否符合期望响应。
所述执行电路板包括：
芯片插座，用于放置被测试芯片，所述被测试芯片用于接收所述处理器下发的测试向量并返回相应的测试响应；
排针，用于建立测试点并将所述测试点与所述被测试芯片的相应的引脚相连接，以及传送所述控制电路板下发的测试向量，或者将该被测试芯片返回的测试响应传送给所述控制电路板。
所述控制电路板按照所述测试文件中设定的时间顺序依次向所述执行电路板发送测试向量。
所述控制电路板向执行电路板发送一定数量的测试向量后，下发相应的执行命令。
一种测试芯片的方法，包括步骤：
服务器根据测试任务编译相应的测试程序并通过仿真器将编译后的测试程序输出给外部的控制电路板；
所述控制电路板从所述测试程序中读取相应的测试向量，并将该测试向量发送给外部的执行电路板，所述执行电路板根据控制电路板下发的测试向量对相应的被测试芯片进行测试，并将测试响应发送给所述控制电路板；
所述控制电路板根据所述执行电路板返回的测试响应判断相应的被测试芯片是否正常；
其中，根据被测试芯片的引脚数目的变化而配置相应的执行电路板，并且所述控制电路板按照所述测试程序中设定的时间顺序依次向所述执行电路板发送测试向量。
根据上述方法：
所述控制电路板判断所述执行电路板返回的测试响应是否符合预期响应，并在确定所述测试响应符合预期响应时判断相应的被测试芯片状态正常。
本发明有益效果如下：
本发明通过相互独立的服务器、控制电路板和执行电路板对芯片进行量产测试，这样易于对单个测试图形进行调试，并且可以根据调试需求随时对测试程序进行修改；同时，通过本发明中的测试装置可以随时对芯片进行量产测试，而不用租用租金昂贵的自动测试仪，并因受到自动测试仪机时的限制而不能随意对测试程序进行修改，这样便大大降低了测试成本；另一方面，针对不同的芯片，本发明只需对执行电路板的设计和相应的测试程序作少量修改即可适应，这在一定程序上简化了操作流程。
附图说明
图1A为本发明实施例中一种测试电路示意图；
图1B-图1E为本发明实施例中测试图形及相关寄存器示意图；
图2为本发明实施例中测试装置功能结构图。
具体实施方式
为了解决现有技术下，用户在对芯片进行量产测试时因使用自动测试仪而使测试成本增加，以及因受到自动测试仪数量和机时的限制而不能按时完成测试任务的问题。本实施例中，测试装置通过相互独立的服务器、控制电路板和执行电路板，先根据测试任务编译相应的测试程序，接着从编译后的测试程序中读取测试向量对芯片进行测试，并且根据芯片返回的测试响应判断该芯片的状态是否正常。
下面以扫描链测试图形(Scan Pattern)为例，并结合附图进行详细说明。
本实施例中，测试方案由两部分组成，一部分是测试程序的设计，另一部分是测试装置的设计，通过在测试装置上运行测试程序来完成对测试芯片施加测试向量和观测相应的输出响应。
本实施例在测试程序上的设计包括如下内容：
首先，产生芯片量产测试所用的测试图形(即测试数据)。所述测试图形即是在测试过程中需要输入到芯片引脚的测试向量和期望芯片引脚输出的响应值。Scan Pattern需要用自动测试图形生成(Auto Test Pattern Generation，ATPG)工具来产生，如TetraMax。TetraMax可以产生两种不同的文件，一种是用于在ATE上量产测试的测试图形文件(包括*.wgl文件和*.stil文件；另一种是用于对测试图形进行仿真的仿真文件(包括*.v文件和*.hdl文件)，这两种文件都包含了芯片量产测试时用到的所有测试数据；由于仿真文件的可读性更强一些，所以在使用Scan Pattern进行测试时通常会选用仿真文件里的测试数据。
其次，开发测试所用的程序。测试程序的主要功能是把内存中存储的测试图形内的测试向量读出来，并按照一定的时序关系把其施加到芯片测试用的引脚上，同时检测输出引脚的值并将其与内存中存储的期望响应行比较，如果一致，则判定芯片是正常的。
下面以A芯片Scan Pattern的调试为例进行说明。Scan Pattern是一种基于扫描链可测试性设计技术而产生的用于测试芯片制造工艺缺陷的测试图形；基于扫描链的可测性设计技术主要是采用固定值故障模型来检查电路是否工作正常；在固定值故障模型中，所有缺陷都表现为逻辑门层次上的节点逻辑值被固定为0或1。例如，参阅图1A和1B所示，在A芯片内的某个电路中，反相器的输出端有一个SA0错误(即此点的逻辑值固定为0)，为了发现这个故障应该给反相器施加测试向量，并使它的预期输出为1。如图1A所示，将C端置为0，同时将A端、B端和D端分别置为1、0、0，则电路的输出为0，而这与期望响应1不符，这样就可以检测到错误的发生，如图1B所示，“10001”中前四位“1000”为此电路中测试SA0错误的测试向量，而最后一位“1”则是此电路中测试SA0错误的期望响应，类似“1010”这样的一个测试向量和这个测试向量所对应的期望响应“1”组合在一起就叫做一个测试图形；参阅图1C所示，A、B、C、D四个端点的测试向量分别是通过由寄存器串联起来的扫描链依次输入的，而相应的输出响应“1”被锁存到寄存器Z中并从芯片相应的引脚输出。另一方面，参阅图1D所示，测试图形中也可以包含更多数量的测试向量和/或更多数量的输出响应，此时图1C中的D寄存器后面也需串联相应数量的寄存器以保存增加的测试向量，Z寄存器后面也需串联相应数量的寄存器以保存增加的输出响应。
在程序开发的过程中要注意程序的通用性，以便使编写好的程序可以用于多种类型的测试图形的调试以及后续项目的调试，同时要注意对测试相关的所有输入输出控制引脚和数据引脚的可控性和可观性的设计。在对测试序程进行编写时，可以把准备好的测试数据以数组的形式保存起来，这样，当调试出现问题提时，可以很方便的进行问题的分析和定位。
例如，本实施例中，以Scan Pattern为例，在测试程序的设计上，用ATPG工具(如TetraMax)根据扫描测试技术、测试协议及故障模型自动生成相应的测试图形。参阅图1E所示，A芯片中共有四4条扫描链，每条扫描链由3000个寄存器组成，即3000个测试向量和相应的输出响应组成一个测试图形，而四个这样的测试图形称为一个Scan Pattern。为了使测试覆盖率达到95％，TetraMax共产生1500个Scan Pattern，如果需要单独使用第300个Scan Pattern对芯片进行测试、测试装置可以用TetraMax产生所述第300个Scan Pattern的测试图形仿真文件，并通过JTAG仿真器把所述4条扫描链对应的测试向量按C语言的格式写入文件，同时把相应的期望响应也写入文件，如图1D所示，第300个Scan Pattern的输入向量在仿真后被以C语言16进制的格式写入到文件scan_in.dat中，同时也把期望响应以同样的格式写入到文件scan_out.dat中；scan_in.dat和scan_out.dat中的数据以数组形式进行定义，如：
unsigned short scan_in[3000]＝{0x5，0x6，0xd，0xf，0x2，0x0，0xd，0xb，...}；
unsigned shortscan_out[3000]＝{...}；
另一方面，参阅图2所示，所述测试装置包括控制电路板20和执行电路板21，以及服务器(PC)与联合测试行动小组(Joint TestAction Group，JTAG)仿真器。其中，
所述服务器用于根据测试任务编译相应的Scan Pattern测试程序，并将编译后的Scan Pattern测试程序通过JTAG仿真器传输给控制电路板20；
所述控制电路板20中包含一块带上述方法中，控制电路板20上ARM处理器的GPIO引脚与执行电路板21上A芯片的扫描链引脚之间的映射关系如表1所示，其中GPIOA和GPIOB所对应的寄存器的比特(bit)关系如表2和表3所示；除此之外，还要在ARM处理器的GPIO引脚中定义GPIOC_0、GPIOC_1和GPIOC_2，它们分别为A芯片时钟引脚、A芯片控制引脚test_mode[0]和A芯片控制引脚test_mode[1]的驱动引脚。
表1
义好的通用输入输出引脚(GPIO引脚)将所述读取的测试向量传输给被测芯片；同时，接收被测芯片返回的输出响应并观测该响应是否为预期响应，以及将测试结果返回给服务器。
所述执行电路板21用于放置被测芯片，该电路板中带有芯片插座，是被测芯片的载体，被测芯片可以用吸笔很容易的放入到所述插座中，因为一个芯片的测试结果不足以说明用于测试的测试图形是正确的以及被测芯片本身是正常的，所以这样设计可以方便的测试许多它同类的芯片。而执行电路板21的电源由电源调节器提供，这样可以使被测芯片的电压是可调的，并且可以对执行电路板21板进行上电复位操作。另外，单一一颗芯片并不能完成芯片的主要功能，必须有一些外围电路作为辅助，如在芯片的某个管脚外接上拉电阻，以保证芯片在特定模式下的功能是正确的；而本实施例中，芯片在测试时是处于测试模式的，此时，测试的结果与芯片具有何种功能无关，因此执行电路板21上不需要设计周边电路，这在一定程度上也简化了测试操作。
如图所示，所述控制电路板20和执行电路板21的边缘设置有排针，以建立相应的测试点，本实施例中，将ARM处理器上预先定义好的所有GPIO引脚和控制电路板20上对应的测试点相连；同样，将被测芯片上的扫描链引脚与执行电路板21上对应的测试点相连，然后把控制电路板20和执行电路板21按引脚的对应关系分别用插线连接起来，便完成了测试电路的连接。
上述方法中，控制电路板20上ARM处理器的GPIO引脚与执行电路板21上A芯片的扫描链引脚之间的映射关系如表1所示，其中GPIOA和GPIOB所对应的寄存器的比特(bit)关系如表2和表3所示；除此之外，还要在ARM处理器的GPIO引脚中定义GPIOC_0、GPIOC_1和GPIOC_2，它们分别为A芯片时钟引脚、A芯片控制引脚test_mode[0]和A芯片控制引脚test_mode[1]的驱动引脚。
表1
| 扫描链 | A芯片 扫描链引脚 | B处理器 GPIO引脚 |
| 0 | AIN(输入) | GPIOA_0(输出) |
| 0 | AOUT(输出) | GPIOB_0(输入) |
| 1 | BIN(输入) | GPIOA_1(输出) |
| 1 | BOUT(输出) | GPIOB_1(输入) |
| 2 | CIN(输入) | GPIOA_2(输出) |
| 2 | COUT(输出) | GPIOB_2(输入) |
| 3 | DIN(输入) | GPIOA_3(输出) |
| 3 | DOUT(输出) | GPIOB_3(输入) |
表2
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| 保留 | 保留 | 保留 | 保留 | GPIOA_3 | GPIOA_2 | GPIOA_1 | GPIOA_0 |
表3
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| 保留 | 保留 | 保留 | 保留 | GPIOB_3 | GPIOB_2 | GPIOB_1 | GPIOB_0 |
所述服务器用于运行Multi-ICE服务器软件和ARM集成开发软件(ARMDeveloper Suit，ADS)以编译出适合ARM处理器的测试程序。
在对芯片进行测试时，服务器先启动Multi-ICE服务器软件，自动检测JTAG仿真器，然后通过JTAG仿真器对ARM处理器进行初始化配置，接着再启动ARM的集成开发软件ADS，并在ADS环境中编译写好的源程序，生成相应的测试程序。
当控制电路板20从服务器上获取相应的Scan Pattern测试程序后，首先驱动GPIOC_1和GPIOC_2引脚为0和1，使A芯片进入扫描测试模式(shift模式)，此模式可以把测试向量通过扫描链载入到A芯片中或把测试结果从扫链中传出来，然后读出数组scan_in的第一个元素0x5，它的二进制表示为0101，将其写入到GPIOA所对应的寄存器中，使寄存器中的GPIOA_0、GPIOA_1、GPIOA_2、GPIOA_3的值分别为1、0、1、0，寄存器的每一位值会驱动ARM处理器上的每一根相应的GPIO引脚，接着控制电路板20驱动时钟引脚GPIOC_0，产生一个时钟脉冲，把测试向量输入到对应的扫描链中，然后再读下一个测试向量，当读完scan_in数组中的3000个测试向量后，控制电路板20便驱动GPIOC_1引脚为1，然后再驱动时钟引脚产生一个时钟脉冲，使A芯片进入捕获(capture)模式，在此模式下测试向量开始在在A芯片的组合逻辑电路中传输，并且A芯片的输出响应被锁存到对应的寄存器中，然后控制电路板20驱动GPIOC_1引脚为0，使A芯片再此进入shift模式，在此模式下将所述输出响应从扫描链的输出引脚(AOUT、BOUT、COUT和DOUT)上传出来，并锁存到GPIOB所对应的寄存器中，最后，控制电路板20读取scan_out数组中的元素(即期望响应)与GPIOB所对应的寄存器中的输出响应进行比较，如果一致，则说明测试结果正确，这样，便完成了所述第300个Scan Pattern的测试。
此外，用户使用上述测试装置可以生成任意一个或多个Scan Pattern测试程序而对芯片进行相应的测试；并且在测试的过程中，用户如果发现某段测试程序的设计有不妥之处，可以随时停下测试进程对该测试程序进行修改，这并不会浪费过多的时间。
上述测试装置中，控制电路板20的设计是通用的，即它可以用于不同芯片的测试，而执行电路板21只能针对于某个类型的芯片，一旦芯片引脚数目发生变化，就需要重新设计，因此将两个电路板分别设计，以达到可以重用控制电路板20的目的。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (6)
1.一种测试芯片的装置，其特征在于，包括相互独立的服务器、控制电路板和执行电路板，其中：
服务器，用于根据测试任务编译相应的测试程序，并通过仿真器将所述测试程序传输给控制电路板；
控制电路板，通过仿真器与所述服务器连接，用于从服务器发送的测试程序中读取相应的测试向量，并将该测试向量发送给执行电路板，以及根据所述执行电路板返回的测试响应判断相应的被测试芯片是否正常；
其中，所述控制电路板按照测试程序中设定的时间顺序依次向执行电路板发送测试向量；
执行电路板，与控制电路板连接，用于根据控制电路板下发的测试向量对相应的被测试芯片进行测试，并将测试响应发送给所述控制电路板；
其中，所述测试芯片的装置为引脚数目不同的被测试芯片分别配置相应的执行电路板，并且所述控制电路板包括：
处理器，用于从服务器发送的编译后的测试程序中读取相应的测试向量，并将该测试向量下发给被测试芯片；
排针，用于建立测试点并将所述测试点与所述处理器的相应的引脚相连接，以及将该处理器读取的测试向量传送给被测试芯片，或者将所述被测试芯片返回的测试响应传送给所述处理器。
2.如权利要求1所述的装置，其特征在于，所述处理器还用于判断所述被测试芯片返回的测试响应是否符合期望响应。
3.如权利要求1所述的装置，其特征在于，所述执行电路板包括：
芯片插座，用于放置被测试芯片，所述被测试芯片用于接收所述处理器下发的测试向量并返回相应的测试响应；
排针，用于建立测试点并将所述测试点与所述被测试芯片的相应的引脚相连接，以及传送所述控制电路板下发的测试向量，或者将该被测试芯片返回的测试响应传送给所述控制电路板。
4.如权利要求1所述的装置，其特征在于，所述控制电路板向执行电路板发送一定数量的测试向量后，下发相应的执行命令。
5.一种测试芯片的方法，其特征在于，包括步骤：
服务器根据测试任务编译相应的测试程序并通过仿真器将编译后的测试程序输出给外部的控制电路板；
所述控制电路板从所述测试程序中读取相应的测试向量，并将该测试向量发送给外部的执行电路板，所述执行电路板根据控制电路板下发的测试向量对相应的被测试芯片进行测试，并将测试响应发送给所述控制电路板；
所述控制电路板根据所述执行电路板返回的测试响应判断相应的被测试芯片是否正常；
其中，根据被测试芯片的引脚数目的变化而配置相应的执行电路板，并且所述控制电路板按照测试程序中设定的时间顺序依次向所述执行电路板发送测试向量。
6.如权利要求5所述的方法，其特征在于，所述控制电路板判断所述执行电路板返回的测试响应是否符合预期响应，并在确定所述测试响应符合预期响应时判断相应的被测试芯片状态正常。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100639301A CN101038325B (zh) | 2007-02-14 | 2007-02-14 | 一种测试芯片的方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100639301A CN101038325B (zh) | 2007-02-14 | 2007-02-14 | 一种测试芯片的方法及装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101038325A CN101038325A (zh) | 2007-09-19 |
| CN101038325B true CN101038325B (zh) | 2010-11-10 |
Family
ID=38889358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100639301A Expired - Fee Related CN101038325B (zh) | 2007-02-14 | 2007-02-14 | 一种测试芯片的方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101038325B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109633419A (zh) * | 2018-11-06 | 2019-04-16 | 珠海欧比特宇航科技股份有限公司 | 一种基于ate的芯片测试方法 |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101458301B (zh) * | 2007-12-13 | 2011-11-02 | 上海华虹Nec电子有限公司 | 自动测试设备实现匹配测试的方法 |
| CN101226222B (zh) * | 2008-02-02 | 2013-03-20 | 上海盈龙电子科技有限公司 | Pcb多功能测试系统及实现方法 |
| CN101764716A (zh) * | 2008-12-25 | 2010-06-30 | 华为技术有限公司 | 一种业务芯片的测试配置方法、设备及系统 |
| CN101907683B (zh) * | 2009-06-02 | 2013-05-08 | 上海摩波彼克半导体有限公司 | 数字基带芯片中i2c模块的自动测试方法 |
| CN101907682B (zh) * | 2009-06-02 | 2012-08-29 | 上海摩波彼克半导体有限公司 | 数字基带芯片Gptimer模块自动测试电路结构、测试平台及方法 |
| CN102236068B (zh) * | 2010-04-30 | 2015-11-25 | 无锡中星微电子有限公司 | 一种芯片测试的方法和装置 |
| CN102262208B (zh) * | 2010-05-31 | 2015-11-25 | 无锡中星微电子有限公司 | 一种芯片测试的方法和系统 |
| CN102141951B (zh) * | 2010-11-25 | 2013-10-02 | 华为技术有限公司 | 芯片仿真系统及方法 |
| CN102565682B (zh) * | 2010-12-14 | 2014-05-28 | 苏州工业园区谱芯科技有限公司 | 一种基于二分法的故障测试向量的定位方法 |
| CN102565685B (zh) * | 2010-12-14 | 2014-04-02 | 苏州工业园区谱芯科技有限公司 | 逻辑内建自测试系统 |
| CN102568580B (zh) * | 2010-12-14 | 2016-03-02 | 无锡华润矽科微电子有限公司 | 带芯片测试功能的烧录机及其烧录方法 |
| CN102680886A (zh) * | 2011-03-11 | 2012-09-19 | 清华大学 | 远程逻辑分析系统 |
| CN102426333A (zh) * | 2011-10-18 | 2012-04-25 | 山东华翼微电子技术有限责任公司 | 一种接触式ic卡全触点信号测试装置 |
| CN102608517A (zh) * | 2012-02-16 | 2012-07-25 | 工业和信息化部电子第五研究所 | 一种创建集成电路测试程序包的快速方法 |
| CN102608518A (zh) * | 2012-02-29 | 2012-07-25 | 华为技术有限公司 | 一种芯片测试方法及装置 |
| CN104035023B (zh) * | 2013-03-07 | 2016-12-28 | 上海宏测半导体科技有限公司 | Mcu的测试方法和系统 |
| CN103344906A (zh) * | 2013-06-26 | 2013-10-09 | 中国航天科技集团公司第九研究院第七七一研究所 | 1553总线通信控制器收发器芯片kgd板级测试装置 |
| CN104007313A (zh) * | 2014-05-08 | 2014-08-27 | 深圳市硅格半导体有限公司 | 测试过程中的芯片检测方法及系统 |
| CN104331061A (zh) * | 2014-08-28 | 2015-02-04 | 航天科工深圳（集团）有限公司 | 配网终端装置核心板的测试方法及其测试装置 |
| CN104239616B (zh) * | 2014-09-02 | 2017-03-08 | 工业和信息化部电子第五研究所 | 集成电路的设计方法及硬件木马检测方法 |
| CN104505126B (zh) * | 2014-12-09 | 2018-08-03 | 深圳市国微电子有限公司 | 一种动态存储器测试系统及方法 |
| CN105573912B (zh) * | 2015-12-11 | 2019-03-08 | 中国电力科学研究院 | 用于智能电能表软件可靠性检测的时钟芯片模拟测试方法 |
| CN105425201B (zh) * | 2015-12-11 | 2019-12-13 | 中国电力科学研究院 | 用于智能电能表软件可靠性检测的计量芯片模拟测试方法 |
| CN106405373B (zh) * | 2016-08-29 | 2019-06-21 | 北京自动测试技术研究所 | 一种主动式测试向量匹配方法 |
| CN106598840B (zh) * | 2016-10-25 | 2018-03-13 | 南京航空航天大学 | 基于软件自测试技术的慢速外设高效测试架构及方法 |
| CN107831428B (zh) * | 2017-12-06 | 2020-08-07 | 西安智多晶微电子有限公司 | 芯片量产测试系统 |
| CN109901044B (zh) * | 2017-12-07 | 2021-11-12 | 英业达科技有限公司 | 多电路板的中央处理单元差分测试系统及其方法 |
| CN109270439A (zh) * | 2018-11-05 | 2019-01-25 | 郑州云海信息技术有限公司 | 一种芯片测试方法、装置、设备及介质 |
| CN111290890B (zh) * | 2019-01-28 | 2023-02-24 | 紫光展讯通信(惠州)有限公司 | 芯片筛选方法及装置 |
| CN110632499B (zh) * | 2019-09-23 | 2021-04-23 | 珠海格力电器股份有限公司 | 基于测试对象的测试向量生成方法及存储介质 |
| CN111220900A (zh) * | 2020-03-02 | 2020-06-02 | 南京英锐创电子科技有限公司 | 芯片扫描链测试方法和系统 |
| CN111458627A (zh) * | 2020-04-24 | 2020-07-28 | 江西联智集成电路有限公司 | 芯片静态电流测试方法、装置、设备及介质 |
| CN111337820A (zh) * | 2020-04-24 | 2020-06-26 | 江西联智集成电路有限公司 | 数字芯片扫描链测试方法、装置、设备及介质 |
| CN111596200A (zh) * | 2020-05-25 | 2020-08-28 | 上海岱矽集成电路有限公司 | 一种集成电路测试仪 |
| CN112014726B (zh) * | 2020-08-05 | 2023-09-05 | 广东省新一代通信与网络创新研究院 | Dsp芯片测试装置及方法 |
| CN112100010B (zh) * | 2020-08-19 | 2022-06-28 | 珠海海奇半导体有限公司 | 一种适应多封装的dft测试端口分配方法、芯片及测试方法 |
| CN112444731B (zh) * | 2020-10-30 | 2023-04-11 | 海光信息技术股份有限公司 | 芯片测试方法、装置、处理器芯片及服务器 |
| CN112765924B (zh) * | 2021-01-28 | 2023-07-21 | 新华三半导体技术有限公司 | 一种芯片验证方法、装置及系统 |
| CN113419160B (zh) * | 2021-06-18 | 2023-09-29 | 珠海美佳音科技有限公司 | 芯片检测接口电路 |
| CN113533936A (zh) * | 2021-07-13 | 2021-10-22 | 上海矽昌微电子有限公司 | 一种芯片扫描链测试方法和系统 |
| CN115684894B (zh) * | 2022-12-29 | 2023-04-07 | 摩尔线程智能科技(北京)有限责任公司 | 芯片可测性设计的测试方法及测试平台 |
-
2007
- 2007-02-14 CN CN2007100639301A patent/CN101038325B/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109633419A (zh) * | 2018-11-06 | 2019-04-16 | 珠海欧比特宇航科技股份有限公司 | 一种基于ate的芯片测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101038325A (zh) | 2007-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101038325B (zh) | 一种测试芯片的方法及装置 | |
| KR102604010B1 (ko) | 온-칩-시스템 테스트 제어기를 사용하는 자동 테스트 장비 | |
| CN101995546B (zh) | 基于边界扫描的可编程逻辑器件自动测试系统与方法 | |
| US6885983B1 (en) | Method for automatically searching for functional defects in a description of a circuit | |
| US7478346B2 (en) | Debugging system for gate level IC designs | |
| US7386775B2 (en) | Scan verification for a scan-chain device under test | |
| CN100392617C (zh) | 片上系统与应用于其中的测试/除错方法 | |
| US20150040096A1 (en) | Emulation-based functional qualification | |
| Kuppuswamy et al. | Full Hold-Scan Systems in Microprocessors: Cost/Benefit Analysis. | |
| CN116663462B (zh) | 断言验证方法、断言验证平台、电子设备及可读存储介质 | |
| US6707313B1 (en) | Systems and methods for testing integrated circuits | |
| WO2002073474A1 (en) | Method and apparatus for design validation of complex ic without using logic simulation | |
| Abdelatty et al. | Fault: Open-source EDA’s missing DFT toolchain | |
| CN116500422A (zh) | 一种基于系统级测试平台的芯片并行测试系统和测试方法 | |
| CN117234831B (zh) | 一种基于多核cpu的芯片功能测试方法及系统 | |
| CN110765716A (zh) | 数字产品的仿真信号查看方法及系统 | |
| JP4213306B2 (ja) | 半導体試験用プログラムデバッグ装置 | |
| US7703054B2 (en) | Circuit emulation and debugging method | |
| US7065724B2 (en) | Method and apparatus for generating and verifying libraries for ATPG tool | |
| Vanitha et al. | Implementation of an integrated FPGA based automatic test equipment and test generation for digital circuits | |
| Grosso et al. | A software-based self-test methodology for system peripherals | |
| Grosso et al. | Functional test generation for DMA controllers | |
| Kamath et al. | An Automated Validation Framework for Power Management and Data Retention Logic Kits of Standard Cell Library | |
| Aleksejev et al. | Run-time reconfigurable instruments for advanced board-level testing | |
| Bonnett | Design for in-system programming |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101110 Termination date: 20120214 |