CN102680886A - 远程逻辑分析系统 - Google Patents

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陈永强
全成斌
李山山
赵有健
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Tsinghua University
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Tsinghua University
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Abstract

本发明公开了一种远程逻辑分析系统,其特征在于,包括:远程采集端、中转服务器及与所述中转服务器连接的客户端,所述远程采集端用于采集待分析硬件设备的运行数据,并将所述运行数据发送到所述中转服务器,所述客户端从所述中转服务器获取所述运行数据显示并分析。本发明能够远程采集硬件设备的逻辑信号,突破了硬件设计的时间和空间性。

Description

远程逻辑分析系统
技术领域
[0001] 本发明涉及远程逻辑分析技术领域,特别涉及一种远程逻辑分析系统。
背景技术
[0002]目前的逻辑分析仪都需要和硬件直接相连,将所采集到的信号实时显示到逻辑分析仪的屏幕上,这相当于一台逻辑分析仪只能用于一台硬件设备,并且只能到实验室进行逻辑分析,大大限制了硬件设计的时间和空间性。远程逻辑分析仪的发明将硬件设计者从实验室和硬件设备分离,让设计者可以在具有网络的任何地方,只要安装了客户端软件,就能对自己设计的硬件设备进行逻辑分析,发现问题,改进自己的硬件设计。
发明内容
[0003]( 一 )要解决的技术问题
[0004] 本发明要解决的技术问题是:如何实现远程采集硬件设备的逻辑信号。
[0005] ( 二 )技术方案
[0006] 为解决上述技术问题,本发明提供了一种远程逻辑分析系统,包括:远程采集端、中转服务器及与所述中转服务器连接的客户端,所述远程采集端用于采集待分析硬件设备的运行数据,并将所述运行数据发送到所述中转服务器,所述客户端从所述中转服务器获取所述运行数据显示并分析。
[0007] 其中,所述远程采集端包括:
[0008] 至少一个用于采集分析硬件设备运行数据的采集信号FPGA、至少一个实验FPGA、SRAM及USB集线器,所述实验FPGA和所述采集信号FPGA通过共享总线和SRAM的形式互联,所述实验FPGA向所述采集信号FPGA发送或接收数据;采集信号FPGA集成了 USB接口,USB接口和USB集线器直接相连,运行EPLD的控制逻辑将所述运行数据发送到所述中转服务器。
[0009] 其中,所述远程采集端包括:
[0010] 至少一个用于采集分析硬件设备运行数据的采集信号FPGA ;
[0011 ] 至少一个实验FPGA,连接所述采集信号FPGA,用于向所述采集信号FPGA发送或接收数据;
[0012] 控制模块,连接所述采集信号FPGA和实验FPGA,所述控制模块连接所述中转服务器,用于将所述运行数据发送到服务器,或者接受服务器发来的命令;
[0013]所述控制模块采用内存影射模式控制采集信号FPGA,各个控制命令共享影射总线,内存影射解析器解析来自控制模块的内存影射命令,把解析后的内存影射命令分别转发到相应的再解析单元解析,然后再将解析后的信号转发给所述实验FPGA,或者把实验FPGA的数据读回所述控制模块;
[0014] SRAM,连接采集信号FPGA和实验FPGA,用于存储所述运行数据;
[0015] 控制FPGA,其中包括总线状态寄存器,用于控制所述实验FPGA和SRAM的两两连通。
[0016](三)有益效果
[0017] 本发明通过在待采集的硬件设备处设立远程采集端,并通过中转服务器将采集的信息传回给客户端分析,能够远程采集硬件设备的逻辑信号,突破了硬件设计的时间和空间性。
附图说明
[0018] 图I是本发明实施例的一种远程逻辑分析系统结构示意图;
[0019] 图2是本发明实施例的另一种远程逻辑分析系统结构示意图;
[0020] 图3是图2中控制模块ControlCenter的结构示意;
[0021] 图4是图3中控制模块ControlCenter逻辑设计框架图;
图5是本发明的远程逻辑分析仪的一个实验的结果图。
具体实施方式
[0022] 下面结合附图和实施例,对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明,但不用来限制本发明的范围。
[0023] 实施例I
[0024] 如图I所示,为本实施例的远程逻辑分析系统结构示意图,包括:远程采集端、中转服务器及与中转服务器连接的客户端,远程采集端用于采集待分析硬件设备的运行数据,并将运行数据发送到中转服务器,所述客户端从所述中转服务器获取所述运行数据显示并分析。
[0025] 远程采集端包括:至少一个用于采集分析硬件设备运行数据的采集信号FPGA、至少一个实验FPGA、SRAM及USB集线器,所述实验FPGA和所述采集信号FPGA通过共享总线和SRAM的形式互联,所述实验FPGA向所述采集信号FPGA发送或接收数据;采集信号FPGA集成了 USB接口,USB接口和USB集线器直接相连,运行EPLD的控制逻辑将所述运行数据发送到所述中转服务器。
[0026] 实施例2
[0027] 如图2所示,为本实施例的远程逻辑分析系统结构示意图,包括:远程采集端、中转服务器及与中转服务器连接的客户端,远程采集端用于采集待分析硬件设备的运行数据,并将运行数据发送到中转服务器,所述客户端从所述中转服务器获取所述运行数据显示并分析。
[0028] 远程采集端包括:
[0029] 至少一个用于采集分析硬件设备的运行数据采集信号FPGA ;
[0030] 至少一个实验FPGA,连接所述采集信号FPGA,用于向所述采集信号FPGA发送或接收数据;
[0031] 控制模块,连接所述采集信号FPGA和实验FPGA,所述控制模块连接所述中转服务器,用于将所述运行数据发送到服务器,或者接受服务器发来的命令;
[0032]所述控制模块采用内存影射模式控制采集信号FPGA,各个控制命令共享影射总线,内存影射解析器解析来自控制模块的内存影射命令,把解析后的内存影射命令分别转发到相应的再解析单元解析,然后再将解析后的信号转发给所述实验FPGA,或者把实验FPGA的数据读回所述控制模块;SRAM,连接采集信号FPGA和实验FPGA,用于存储所述运行数据;控制FPGA,其中包括总线状态寄存器,用于控制所述实验FPGA和SRAM的两两连通。
[0033] 远程采集端中各FPGA的具体连接方式及本发明的远程逻辑分析系统工作原理如下:
[0034] 图2是运行Arm+linux的ControlCenter的远程逻辑分析仪结构图。 [0035] 图3中,控制模块是个嵌入式ARM解决方案,它是一个成熟模块,有配套的Iinxu系统以及底层设备驱动,设计者只需要在该模块的Iinux的应用层进行开发即可。该模块负责采集信号FPGA和服务器通信,建立起一个网络通信的通道,负责将采集的信号,设备的运行状况实时发送到服务器。该模块可以被选用,如果没有该模块可以选用USB直接连接服务器计算机的方式,这时将运行EPLD的控制逻辑将信号转发给服务器。
[0036] 表I中采集信号FPGA与实验FPGA之间信号的详细列表。表2中是采集信号FPGA与SRAM之间信号的详细列表。这些信号线通过硬件直连的方式进行信号传输。
[0037] 表I采集信号FPGA与实验FPGA的连接信号表
[0038]
Figure CN102680886AD00051
[0039] 表2采集信号FPGA与SRAM的连接信号表
[0040]
Figure CN102680886AD00052
[0041] SRAM是存储器。在需要存储测试程序和数据的实验中,将代码通过数据总线和地址线写入存储器中。SRAM的读写信号完全是由采集信号FPGA芯片来中转。SRAM接口信号有5个。其一是低有效的使能EN,与采集信号FPGA的,FPGAB_Ram_EN相连。其二是低有效的输入使能0E,与采集信号FPGA的FPGAB_Ram_0E相连。其三是读写信号RW,连接到FPGAB_Ram_RW。其四为16位的双向数据总线Data,与采集信号FPGA的FPGAB_Ram_DATA相连。其五为18位的地址总线,与采集信号FPGA的FPGAB_Ram_Add相连。2片SRAM使用共同的地址连接到采集信号芯片,接受采集信号芯片发送而来的统一的FPGAB_Ram_DATA、FPGAB_Ram_EN、FPGAB_Ram_OE、FPGAB_Ram_Rff 及 FPGAB_Ram_DATA 信号。采集信号 FPGA 除了地址总线,读写控制信号之外,数据总线也经由采集信号芯片中转的方式。
[0042] 控制模块与采集信号FPGA之间是“主从”关系。在逻辑上,前者是“主机”,后者是前者的ー个“随机存取存储器”。控制模块采用内存影射模式来控制采集信号FPGA,各个控制命令共享影射总线。内存影射解析器解析来自控制模块的内存影射命令,把它们分别转发到相应的再解析単元解析,然后再把解析后的信号转发实验FPGA或者把相应的数据读回控制模块。
[0043] 实验FPGA与采集信号FPGA之间也是“主从”关系。在逻辑上,前者是“主机”,后者是前者的一系列外接设备。各个外设接ロ通过不同的连线与采集信号FPGA连接。实验FPGA的外设接ロ向采集信号FPGA发送数据或者接收数据。图4为控制模块控制采集信号FPGA采集信号逻辑设计详图。在图4中可以见到各个“再解析器”的详图。把各个再解析器的两端(“控制模块”端与“实验FPGA”端)做成一个详细列表,得到表3。 [0044] 表3再解析器两端接ロ列表
[0045]
Figure CN102680886AD00061
[0046] 表3的第一列“再解析器”对应图4中的各个模块,第二大列“控制模块端内存影射地址”表示该“再解析器”在控制模块的接ロ,第三大列“控制模块端命令代号”表示解析 的控制命令的代号,第四大列“实验FPGA端”表示该“再解析器”在实验FPGA的接ロ。各个“客户端命令代号”实际为控制模块端程序中的底层操作函数。在函数内部,它们解析对应的地址影射。比如,“ SRAM总线”,控制模块用函数Do_get (set)_BusStatus来控制,该函数通过读写地址OxO〜Oxlfffff来达到控制目的,即读写SRAM总线;而对实验FPGA而言,“SRAM总线”就是静态随机内存(SRAM)。
[0047] 如表3所示,在控制FPGA内部,开设ー个总线状态寄存器(BusStatus),BusStatus只能由服务软件来修改。控制模块,实验FPGA,SRAM三者最多只能同时有两个是连通的,所以BusStatus最多只能有表4中的四种状态。
[0048] 表4控制FPGA的BusStatus状态列表
[0049]
Figure CN102680886AD00071
[0050] 在INITIAL状态下,控制FPGA与实验FPGA都输出为高阻,SRAM设置为不使能,这时可以不受其它电路的干扰而使用ARM模块,修改运行在ARM上面的Iinux操作系统。如果需要使用SRAM,控制FPGA,实验FPGA或者实验FPGA的外接插槽,也可以设置BusStatus为其它三种状态之一。
[0051] 需要用到SRAM的情况下,客户端是主要的输入输出,所以采用USER_CTRL_FPGA状态。此状态下,控制模块把来自客户端的输入转发到控制FPGA上,控制FPGA再把它们转发到实验FPGA对应的管脚上。实验FPGA中运行的实验硬件程序接收这些输入,经过处理之后,把相关的数据输出到它自身的另外ー些管脚上。控制FPGA再转发给控制模块,然后沿数据链路依次送回客户端。
[0052] 当用户需要读写SRAM的时候,要首先发送ー个实验操作命令,设置BusStatus为USER_CTRL_SRAM。这时候,控制模块获得要SRAM的读写权利,即客户端可以对SRAM进行读写,把用户要运行的测试程序下载到SRAM中或者从SRAM中把程序运行结果读走。在用户在运行实验FPGA的代码之前,要设置BusStatus为FPGA_CTRL_SRAM,即实验FPGA获得了SRAM读写权利。这时候,用户可以对实验FPGA中的CPU发送软时钟,驱动实验者的CPU运行。
[0053] 需要观察实验FPGA的内存总线(地址总线、数据总线和读写信号),所以要把这几个数据往实验者方向发送。寄存器传输部分,采用了内存影射模式,通过8根地址线(RegAddr (7:0))表示256个寄存器,32位数据线(RegData(31:0))和I个读写信号(FPGAB_FPGAE_RegReset)完成了整个的通信过程。
[0054] 数据读写:服务软件通过控制FPGA的端ロ FADDR向实验FPGA发送21位地址,在获得了地址以后,实验FPGA将32位数据FDATA发送到实验FPGA的数据总线上,由服务软件发送的控制信号SRAMRW来控制读或者写的状态。
[0055] 寄存器读写:服务软件通过控制FPGA的端ロ RegAddr向实验FPGA发送8位寄存器地址,实验FPGA获取寄存器地址以后,将32位寄存器数据通过RegData向控制FPGA发送,由服务软件发送的控制信号RegRW来控制实验FPGA的寄存器读或者写的状态。
[0056] SRAM读写:服务软件通过控制FPGA的管脚FPGAB_Ram_Add向实验FPGA发送读或者写SRAM的地址,实验FPGA在获取地址以后,向SRAM发送读或者写的命令,来获取或者写SRAM。其中读或者写的数据由FPGAB_Ram_Data来传送。SRAM的使能信号FPGAB_Ram_EN由服务软件来发送,使SRAM处于工作或者不工作的状态。FPGAB_Ram_RW信号由服务软件来控制,使SRAM处于读或者写的状态。FPGAB_Ram_0E信号由服务软件来控制,使SRAM处于输出或者不输出的状态。
[0057] 通过以上的数据读写和寄存器读写,服务软件通过控制FPGA获得了实验FPGA的数据和寄存器的数据,经过整理以后,就是客户端软件需要的数据了。在经过客户端软件的整理,就是远程逻辑分析仪所需要的显示信号。
[0058] 远程逻辑分析仪(I)接ロ更直观、简洁、易用,开发者在FPGAE内部不必实现较为复杂的同步状态机(2)读取数据的速度更快,有利于实现软逻辑分析仪(3)服务软件可写 寄存器,有利于调试复杂的CPU设计。
[0059] 控制模块不间断地(“软实吋”)通过读取用户寄存器堆的数据,并把它们往实验者方向发送,与总线数据一同满足客户端的软逻辑分析仪的数据请求。
[0060] 开发者要发送软时钟,就要操作控制模块运行函数D0_Send_Cl0Ck。该函数设置“软时钟发生器”为所要发送时钟的数目,然后“软时钟发生器”自动根据该数目向实验FPGA发送合乎“软时钟分频寄存器”要求的软时钟。
[0061] 要使用模拟串ロ,要首先通过服务软件来设置“模拟串ロ配置寄存器”,以选择串 ロ 的“每秒位数”(“2400”,“4800”,“9600”,“19200”,“38400”,“57600”,“115200”,“230400”),“数据位” (“8”,“7”,“5”),“奇偶校验”(“无”,“奇校验”,“偶校验”),“停止位”(“1”,“1.5”,“2”)。默认设置为“每秒位数9600”,“数据位8”,“奇偶校验无”,“停止
位I”。当完成设置之后,模拟串ロ解析器将有如下两个功能:把控制模块发来的“模拟串ロ输入数据”按照串ロ的时序要求转换标准的串ロ信号,输入到实验FPGA的“模拟串ロ ” RXD管脚上。这部分命令由“模拟串ロ发送器”来完成。把实验FPGA的“模拟串ロ ” TXD管脚所输出的串ロ信号转换为数据,存入到缓冲区“串口数据缓沖”里,并向控制模块发送中断请求,使其及时取走“串ロ数据缓冲”的数据,往客户端方向转发。这部分命令由“模拟串ロ接收器”来完成。“模拟键盘解析器”,这个过程相当于对ー个键盘数据进行逆解析。
[0062] 表5列了接受信号并处理的远程逻辑分析仪的客户端用到的函数,用參数账号和密码登陆远程服务器,如果远程服务器连接了采集信号的FPGA,那么会分配给该用户ー个设备,用户传送相关的程序到被采集信号的FPGA上去,然后发送Do_send_CyCles到被采集信号的FPGA上去,运行相应个周期以后,用函数Do_get_regS来获取采集信号FPGA获取的设备信号值,传送回远程逻辑分析仪的客户端,客户端在接受到这些信号后,进行分析,用visual studio的类Graphics,进行绘图,绘制出逻辑分析的结果。
[0063] 表5远程逻辑分析仪客户端从服务器接受信号的函数
[0064]
Figure CN102680886AD00091
[0065] 如图4所示,Arm上运行的ContoolCenter的逻辑组件有“母线程”,“被动线程”,“主动线程”,“设备管理线程”,“被动逻辑通道”,“主动逻辑通道”,“心跳逻辑通道”,“控制端ロ锁”,资源“FLASH读写端ロ ”,资源“内存影射控制端ロ ”,资源“FPGA下载端ロ ”,“内置看门狗”等。
[0066] “母线程”用于初始化控制模块和产生“被动线程”与“主动线程”。“设备管理线程”启动的时候也要读取FLASH上的某段存储了该实验平台的唯一标识(实验FPGA ID)的空间。可以看到,它与“被动线程”都要读写FLASH,但是却没有锁的约束。这是因为它们读写FLASH的时间完全不会重叠。设备管理线程读到FPGA ID之后,就通过“心跳通道”定时向服务器程序发送心跳信息。
[0067] 功能模块详解:
[0068] 被动线程,如图4,“被动线程”通过“被动逻辑通道”与服务器程序相连,监听服务器程序,即如果没有接收到服务器程序的命令或数据的时候一直处于“读阻塞”状态;否贝IJ,就转发命令或数据或者解析该命令:如果该命令是“下载FPGA”或“读写FLASH”,就解析该命令,其它的命令或数据就转发出去。当任务完成,又回到任务开头,即处于监听服务器程序的“阻塞状态”,如此重复。“被动线程”相对服务器程序是“被动的”,用于处理实验者或服务器程序的“主动”操作。“被动线程”是控制模块的主要组成部件。
[0069] 主动线程:如图4,“主动线程”等待控制FPGA的实时数据,如果它们引发了图中的中断输入I,则该“主动线程”将由阻塞状态变为可执行状态。直到任务完成,又回到等待控制FPGA的实时数据的“阻塞状态”。“主动线程”相对服务器程序是“主动的”,用于向客户端或服务器程序传输实时数据。注意,非实时的数据,如客户端的软件测试程序,仍由“被动线程”来处理。“主动线程”通过“主动逻辑通道”与服务器程序相连。
[0070] “主动线程”执行表3 “控制模块端命令”的实时数据传输的指令,并与表6中的传输实时数据的函数通讯。
[0071] 表6传输实时数据函数表
[0072]
Figure CN102680886AD00101
[0073] 控制端ロ锁:如果“被动线程”与“主动线程”都同时处于可执行状态,则它们对控制FPGA的访问,即对内存影射控制端ロ的读写操作,要经过“控制锁”的仲裁。两个线程毎次要去读或写一个内存影射的256个或者更少的字节,都要先访问“控制锁”,取得控制锁之后才能进行读写内存影射控制端ロ的操作,完成操作之后,释放该锁。“主动线程”与“被动线程”对内存影射控制端ロ的读写操作由Iinux操作系统自身来调度。这里,“控制锁”所约束的读写字节的个数是有讲究的,如果它过小,则大批量读写操作过程中就会有很多时间浪费在系统调度上;如果它过大,则“主动线程”最坏情况下得不到系统调度,读取实时数据的效果会很差。
[0074] 网络通信=Linux内核提供了封装良好的UNIX SOCKET套接字供用户进行网络通信。Busybox对UNIX SOCKET进行再封装,使之更适合于嵌入式环境。比如,bind套接字封装为xbincL
[0075] GPIO的控制:GPIO定义在硬件布局的时候已经固定下来,见前表。控制模块内部逻辑内部有两种方式:
[0076] 系统调用方式
[0077] 在内核空间里实现自己的驱动程序,使用ioremap获得GPIO的物理地址直接读写GPI0,然后建立对此驱动程序的中断调用。在应用层里调用此驱动程序。
[0078] 内存影射方式:在用户空间,即应用层,用户无法直接获得实际物理地址,但是可以使用mmap函数建立ー块对应于GPIO寄存器堆的内存影射,然后通过读写这块内存影射来读写GPIO寄存器。
[0079] 如图4,桥接“下载FPGA”函数由“被动线程”在启动的时候运行:即读取FLASH,然后下载。但客户端随时可发送“下载FPGA”指令到“被动线程”。监控FPGA的下载与之相似,但指令发送者服务器程序。
[0080] 图5为远程逻辑分析仪的ー个实验的結果。远程逻辑分析仪可以同时获得更多的结果,不受探头个数的限制。
[0081] 远程逻辑分析仪的发明将硬件设计者从实验室和硬件设备分离,让设计者可以在具有网络的任何地方,只要安装了客户端软件,就能对自己设计的硬件设备进行逻辑分祈,发现问题,改进自己的硬件设计。 [0082] 以上实施方式仅用于说明本发明,而并非对本发明的限制,有关技术领域的普通技术人员,在不脱离本发明的精神和范围的情况下,还可以做出各种变化和变型,因此所有等同的技术方案也属于本发明的范畴,本发明的专利保护范围应由权利要求限定。

Claims (3)

1. 一种远程逻辑分析系统,其特征在于,包括:远程采集端、中转服务器及与所述中转服务器连接的客户端,所述远程采集端用于采集待分析硬件设备的运行数据,并将所述运行数据发送到所述中转服务器,所述客户端从所述中转服务器获取所述运行数据显示并分析。
2.如权利要求I所述的远程逻辑分析系统,其特征在于,所述远程采集端包括: 至少一个用于采集分析硬件设备运行数据的采集信号FPGA、至少一个实验FPGA、SRAM及USB集线器,所述实验FPGA和所述采集信号FPGA通过共享总线和SRAM的形式互联,所述实验FPGA向所述采集信号FPGA发送或接收数据;采集信号FPGA集成了 USB接口,USB接口和USB集线器直接相连,运行EPLD的控制逻辑将所述运行数据发送到所述中转服务器。
3.如权利要求I所述的远程逻辑分析系统,其特征在于,所述远程采集端包括: 至少一个用于采集分析硬件设备运行数据的采集信号FPGA ; 至少一个实验FPGA,连接所述采集信号FPGA,用于向所述采集信号FPGA发送或接收数据; 控制模块,连接所述采集信号FPGA和实验FPGA,所述控制模块连接所述中转服务器,用于将所述运行数据发送到服务器,或者接受服务器发来的命令; 所述控制模块采用内存影射模式控制采集信号FPGA,各个控制命令共享影射总线,内存影射解析器解析来自控制模块的内存影射命令,把解析后的内存影射命令分别转发到相应的再解析单元解析,然后再将解析后的信号转发给所述实验FPGA,或者把实验FPGA的数据读回所述控制模块; SRAM,连接采集信号FPGA和实验FPGA,用于存储所述运行数据; 控制FPGA,其中包括总线状态寄存器,用于控制所述实验FPGA和SRAM的两两连通。
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