CN101907682B - 数字基带芯片Gptimer模块自动测试电路结构、测试平台及方法 - Google Patents
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Abstract
本发明涉及一种数字基带芯片Gptimer模块自动测试电路结构、测试平台及方法，电路结构包括数字基带芯片中的通用输入输出GPIO端口，其中数字基带芯片中的Gptimer模块与通用输入输出GPIO端口连接。测试平台包括测试主机和ARM仿真器，测试主机通过ARM仿真器与自动测试电路结构连接。方法包括对Gptimer模块复位、配置成GPTO模式、初始化通道并配置时间触发模式和触发周期、将GPIO端口使能并配置成输入模式、读取各GPIO端口寄存器值将有效数据右移组合成连续比特位、比较原始数据与读取到的有效数据。采用该种电路结构、测试平台及方法，有效提高了测试可移植性、通用性和可靠性，电路结构简单，测试过程方便快捷，工作性能稳定可靠，适用范围较为广泛。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及集成电路芯片测试领域，具体是指一种数字基带芯片Gptimer定时器模块自动测试电路结构、测试平台及方法。
背景技术
ARM是英国一家知名微处理器企业，专门从事给予RISC技术的芯片设计开发。ARM公司的处理器具有性能高、成本低和能耗小的特点，使用于多种领域，如嵌入式控制、消费、教育类多媒体、DSP和移动式应用等。ARM架构是面向低预算市场设计的第一款RISC微处理器。
GPIO，(通用可编程输入输出口)是General Programmable Input Output的简称，也就是通用IO口。嵌入式系统中常常有数量众多，但是结构却比较简单的外部设备/电路，对这些设备/电路有的需要CPU为之提供控制手段，有的则需要被CPU用作输入信号。而且，许多这样的设备/电路只要求一位，即只要有开/关两种状态就够了，比如灯亮与灭。对这些设备/电路的控制，使用传统的串行口或并行口都不合适。所以在微控制器芯片上一般都会提供一个“通用可编程IO接口”，即GPIO。
在实际的MCU中，GPIO是有多种形式的。比如，有的数据寄存器可以按照位寻址，有些却不能按照位寻址，这在编程时就要区分了。比如传统的8051系列，就区分成可位寻址和不可位寻址两种寄存器。另外，为了使用的方便，很多芯片把glue logic等集成到芯片内部，增强了系统的稳定性能，比如GPIO接口除去两个标准寄存器必须具备外，还提供上拉寄存器，可以设置IO的输出模式是高阻，还是带上拉的电平输出，或者不带上拉的电平输出。这在电路设计中，外围电路就可以简化不少。
Gptimer是基于W-CDMA或者GSM时隙的一个定时器，有周期触发中断，单次触发中断，引导spi写操作，以及触发GPTO(GP Timer Output，GP定时器输出)写操作。
GPTO一般设计用于在某个特定时刻或时时向外部输出一个预先设置的值。并且随着需求而不断变化。
芯片测试对于基带芯片在研发过程中及其重要，一个好的测试方案，能够缩短开发周期，降低开发成本，使系统愈发稳定，让上层程序员更好更放心的去开发代码。作为基带芯片的核心模块之一：Gptimer(GPTO)，测试方案要趋于完整和方便。
在现有技术中，常规的基于ARM的基带芯片测试技术中，需要一个ARM ICE、一块基带芯片开发板，该方案需要专门制作一张专用的PCB板，而通常PCB板的制作周期比较长，这就导致了测试过程比较繁琐、测试周期较长、测试成本较高。同时，另一个问题是，GPTO需要和对应的GPIO引脚相连时才能测试其正确性，这样就大大限制了测试的灵活性和适应能力，给人们的工作带来了很大的障碍。
发明内容
本发明的目的是克服了上述现有技术中的缺点，提供一种能够实现数字基带芯片的Gptimer定时器模块的自动化测试、电路结构简单、测试过程方便快捷、有效提高测试的可移植性、通用性和可靠性、工作性能稳定可靠、适用范围较为广泛的数字基带芯片中的Gptimer定时器模块自动测试电路结构、测试平台及方法。
为了实现上述的目的，本发明的数字基带芯片Gptimer模块自动测试电路结构、测试平台及方法如下：
该数字基带芯片中Gptimer定时器模块的自动测试电路结构，包括数字基带芯片中的通用输入输出GPIO端口，其主要特点是，所述的数字基带芯片中的Gptimer模块与所述的通用输入输出GPIO端口相连接。
该数字基带芯片中Gptimer定时器模块的自动测试电路结构中的Gptimer定时器模块包括数个GPTO端口，所述的通用输入输出GPIO端口包括与所述的GPTO端口数量相对应的GPIO端口，所述的每个GPTO端口仅与一个GPIO端口相连接，且每个GPTO端口所连接的GPIO端口均不同。
该包含上述的电路结构的数字基带芯片中Gptimer定时器模块的自动测试平台，其主要特点是，所述的数字基带芯片为ARM数字基带芯片，所述的测试平台包括测试主机和ARM仿真器，所述的测试主机通过该ARM仿真器与所述的自动测试电路结构相连接。
该实现数字基带芯片中Gptimer定时器模块的自动测试平台中的ARM仿真器与该ARM数字基带芯片的JTAG接口相连接。
该数字基带芯片中Gptimer定时器模块的自动测试平台中的测试主机为PC机。
该基于上述的电路结构实现数字基带芯片中Gptimer定时器模块的自动测试的方法，其主要特点是，所述的方法包括以下步骤：
(1)对数字基带芯片中的Gptimer定时器模块进行复位操作；
(2)对所述的Gptimer定时器模块进行模式选择，配置成为GPTO模式；
(3)对所述的Gptimer定时器模块中的一个通道进行初始化处理，并配置成一种时间触发模式和相应的时间触发周期；
(4)将与所述的Gptimer定时器模块相连接的通用输入输出GPIO端口使能，并配置成为输入模式；
(5)所述的数字基带芯片读取其中一个GPIO端口的寄存器的值，屏蔽该值中的无效数据，并将其中有效数据右移至第0位；
(6)所述的数字基带芯片再次读取下一个GPIO端口的寄存器的值，屏蔽该值中的无效数据，并将其中有效数据右移至前次的有效数据的位数之后的一位；
(7)所述的数字基带芯片改变Gptimer定时器的时间触发模式和相应的时间触发周期，并回到上述步骤(6)；
(8)所述的数字基带芯片将需要输出的有效数据拼凑成32位长度，并屏蔽高位无效位，与通过上述步骤所读取到的GPIO端口的寄存器的值中的有效数据进行一致性比较。
该实现数字基带芯片中Gptimer定时器模块的自动测试的方法中的时间触发模式可以为以下三项中的一种：
(1)周期触发模式；
(2)一次触发模式；
(3)立即触发模式。
采用了该发明的数字基带芯片Gptimer模块自动测试电路结构、测试平台及方法，由于其中使用了基于ARM基带芯片自带的通用GPIO对芯片的GPTO进行自动化测试，同时可以根据需要随意让Gptimer定时器触发的GPTO连接该基带芯片上任意的不连续的暂时闲置的GPIO端口，并且通过读取已初始化的GPIO端口的寄存器的实时值，并经过相应的移位算法处理，将离散的值组合成一串小于等于32位的连续的比特位，从而有效提高了测试的可移植性、通用性和可靠性，并且能够根据需要随心所欲的修改硬件连接方式，而且Gptimer定时器可以设置成使用者想要的任何模式来触发GPTO的工作，从而让离散测试变成连续地自动化测试，不仅电路结构简单，而且测试过程方便快捷，工作性能稳定可靠，适用范围较为广泛，为现代集成电路芯片测试技术的发展奠定了坚实的基础。
附图说明
图1为本发明的数字基带芯片Gptimer模块自动测试电路结构的原理示意图。
图2为本发明的数字基带芯片Gptimer模块自动测试平台的功能结构示意图。
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。
请参阅图1所示，该数字基带芯片中Gptimer定时器模块的自动测试电路结构，包括数字基带芯片中的通用输入输出GPIO端口，其中，所述的数字基带芯片中的Gptimer模块与所述的通用输入输出GPIO端口相连接。
其中所述的Gptimer定时器模块包括数个GPTO端口，即GPTO0～GPTOn，所述的通用输入输出GPIO端口包括与所述的GPTO端口数量相对应的GPIO端口，即GPIO0～GPIOn，所述的每个GPTO端口仅与一个GPIO端口相连接，且每个GPTO端口所连接的GPIO端口均不同，也就是应该为一一连接，但为根据需要进行对应连接，而并非按照顺序连接。
再请参阅图2所示，其为该包含上述的电路结构的数字基带芯片中Gptimer定时器模块的自动测试平台，其中，所述的数字基带芯片为ARM数字基带芯片，所述的测试平台包括测试主机和ARM仿真器，所述的测试主机通过该ARM仿真器与所述的自动测试电路结构相连接。
同时，所述的ARM仿真器与该ARM数字基带芯片的JTAG接口相连接；所述的测试主机可以为PC机。
该基于上述的电路结构实现数字基带芯片中Gptimer定时器模块的自动测试的方法，其主要特点是，所述的方法包括以下步骤：
(1)对数字基带芯片中的Gptimer定时器模块进行复位操作；
(2)对所述的Gptimer定时器模块进行模式选择，配置成为GPTO模式；
(3)对所述的Gptimer定时器模块中的一个通道进行初始化处理，并配置成一种时间触发模式和相应的时间触发周期；所述的时间触发模式可以为以下三项中的一种：
(a)周期触发模式；
(b)一次触发模式；
(c)立即触发模式；
(4)将与所述的Gptimer定时器模块相连接的通用输入输出GPIO端口使能，并配置成为输入模式；
(5)所述的数字基带芯片读取其中一个GPIO端口的寄存器的值，屏蔽该值中的无效数据，并将其中有效数据右移至第0位；
(6)所述的数字基带芯片再次读取下一个GPIO端口的寄存器的值，屏蔽该值中的无效数据，并将其中有效数据右移至前次的有效数据的位数之后的一位；
(7)所述的数字基带芯片改变Gptimer定时器的时间触发模式和相应的时间触发周期，并回到上述步骤(6)；
(8)所述的数字基带芯片将需要输出的有效数据拼凑成32位长度，并屏蔽高位无效位，与通过上述步骤所读取到的GPIO端口的寄存器的值中的有效数据进行一致性比较。
在实际使用当中，在本发明的硬件测试电路结构中，相应的连接方式请参阅图1所示，所述的数字基带芯片的GPTO引脚直接与GPIO引脚相连。
从而，本发明的电路结构可以随意让Gptimer定时器触发的GPTO连接基带芯片任意不连续、离散的暂时闲置的GPIO，并且通过读出当前已初始化的GPIO寄存器的时值，经过相应的移位的算法处理，从而把一个个离散的值组合成一串小于等于32位的连续的比特位。
为了提高测试的可移植性和通用性和可靠性，随心所欲的修改硬件连接方案都不会影响到本发明的实施，Gptimer定时器可以设置成用户想要的任何模式来触发GPTO的工作，从而将离散测试变成连续自动测试。
同时，在本发明的自动化测试平台中，只需要一台普通PC机、一个ARM仿真器(比如JEDI)、一块带ARM内核(Core)的数字基带芯片开发板以及若干的连线即可。
由于使用的是ARM内核，从而用Jtag调试接口更容易实现在线调试，而且很容易开发并实现。
本发明的自动化测试方法的具体测试步骤如下：
(1)对数字基带芯片的Gptimer定时器模块进行模式选择，为GPTO方式；
(2)初始化Gptimer定时器的一个通道，并配置成任意一个时间触发模式；
(3)连接相对应的GPIO与需要测试的GPTO，使能GPIO并且配置成输入模式；
(4)读出GPIO寄存器的值，屏蔽不需要的数据，并且右移至第0位；
(5)再次读出下一个GPIO的值，提出有用的数据右移至上次提出的有用位数之后的一位；
(6)改变Gptimer定时器中的时间触发周期和触发模式，并返回上述步骤(5)；
(7)把需要输出的有效值拼凑成32位长度，并且屏蔽高位无效位，与读出并且经过处理的位GPIO值进行比较来判断测试结果的正确性。
其中，根据Gptimer定时器的触发特性，可以分为3种主要方式：
(1)Gptimer定时器可以配置成周期触发模式，时间参数可以任意调节，预先配好一组GPTO的值，在超时(timeout)时让其输出，并且通过算法移位判断每次触发的正确性，可多次重复上述方法中的相应步骤；
(2)Gptimer定时器可以配成一次触发(one-shot)模式，意味的在特定时间内只触发一次GPTO的输出，并且记录下当前值，重复上述方法中的相应步骤；
(3)Gptimer定时器可以配成立即触发模式，即马上让GPTO输出数据，可以重复上述方法中的相应步骤。
采用了上述的数字基带芯片Gptimer模块自动测试电路结构、测试平台及方法，由于其中使用了基于ARM基带芯片自带的通用GPIO对芯片的GPTO进行自动化测试，同时可以根据需要随意让Gptimer定时器触发的GPTO连接该基带芯片上任意的不连续的暂时闲置的GPIO端口，并且通过读取已初始化的GPIO端口的寄存器的实时值，并经过相应的移位算法处理，将离散的值组合成一串小于等于32位的连续的比特位，从而有效提高了测试的可移植性、通用性和可靠性，并且能够根据需要随心所欲的修改硬件连接方式，而且Gptimer定时器可以设置成使用者想要的任何模式来触发GPTO的工作，从而让离散测试变成连续地自动化测试，不仅电路结构简单，而且测试过程方便快捷，工作性能稳定可靠，适用范围较为广泛，为现代集成电路芯片测试技术的发展奠定了坚实的基础。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。
Claims (2)
1.一种基于数字基带芯片中Gptimer定时器模块的自动测试电路结构实现数字基带芯片中Gptimer定时器模块的自动测试的方法，其中所述的数字基带芯片中Gptimer定时器模块的自动测试电路结构包括数字基带芯片中的通用输入输出GPIO端口，所述的数字基带芯片中的Gptimer模块与所述的通用输入输出GPIO端口相连接，其特征在于，所述的方法包括以下步骤：
(1)对数字基带芯片中的Gptimer定时器模块进行复位操作；
(2)对所述的Gptimer定时器模块进行模式选择，配置成为GPTO模式；
(3)对所述的Gptimer定时器模块中的一个通道进行初始化处理，并配置成一种时间触发模式和相应的时间触发周期；
(4)将与所述的Gptimer定时器模块相连接的通用输入输出GPIO端口使能，并配置成为输入模式；
(5)所述的数字基带芯片读取其中一个GPIO端口的寄存器的值，屏蔽该值中的无效数据，并将其中有效数据右移至第0位；
(6)所述的数字基带芯片再次读取下一个GPIO端口的寄存器的值，屏蔽该值中的无效数据，并将其中有效数据右移至前次的有效数据的位数之后的一位；
(7)所述的数字基带芯片改变Gptimer定时器模块的时间触发模式和相应的时间触发周期，并回到上述步骤(6)；
(8)所述的数字基带芯片将需要输出的有效数据拼凑成32位长度，并屏蔽高位无效位，与通过上述步骤所读取到的GPIO端口的寄存器的值中的有效数据进行一致性比较。
2.根据权利要求1所述的基于数字基带芯片中Gptimer定时器模块的自动测试电路结构实现数字基带芯片中Gptimer定时器模块的自动测试的方法，其特征在于，所述的时间触发模式为以下三项中的一种：
(1)周期触发模式；
(2)一次触发模式；
(3)立即触发模式。
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