CN100583300C - 半导体存储器件 - Google Patents

Abstract

本发明的目的是提供减少由地址比较电路所消耗电流的DRAM，该地址比较电路用于将地址信号与经编程的损坏地址信号相比较。冗余预解码器对由编程电路所述出的损坏行地址信号DRA加以预解码，并且地址比较电路将有预解码器所输出的预解码信号与由该冗余预解码器所输出的该损坏预解码信号PDRA相比较。在2位预解码系统的情况下，该地址比较电路将该预解码信号PRA与该损坏预解码信号PDRA通过使用4位的方式比较，以便对该行地址信号RA和该损坏行地址信号DRA使用两位的共同比较。

Description

半导体存储器件

技术领域

本发明涉及半导体存储器件，并且尤其涉及对具有冗余电路的半导体存储器件的改进。

背景技术

对于普通的DRAM(动态随机存取存储器)，为了替代损坏的存储单元并且为了提高产品成品率，以行和列设置了冗余电路，提供了对应于并可被用于取代那些损坏的存储单元的空闲字线和空闲列选择线。

当测试晶片并找到损坏单元的字线时，准空闲于该损坏单元字线的地址数据。随后，根据该地址数据以激光熔断熔丝，并为损坏单元地址执行编程。作为结果，当访问该经编程的地址时，举例而言，则对被用于取代其中存在该损坏存储单元的字线的空闲字线加以驱动。因此，对于该冗余电路，包括地址比较电路，其例如针对每次访问，比较为已编程的损坏单元行地址提供的外部行地址。此外在刷新过程期间，该地址比较电路将针对待刷新的字线的行地址与损坏单元的行地址加以比较。

用于DRAM的冗余电路庞大并消耗大量电流。为了保持为损坏的单元提供替代的有效性和灵活性，为大型阵列块(而不是许多小的阵列块)的每1/2或1/4块分区，提供空闲字线和空闲列选择线，并且空闲存储单元可用于取代该大型阵列块中所有损坏的存储单元。

当对因此而设置的DRAM进行外部访问时，或在每次访问对其刷新时，将地址与所有已被编程地址加以比较。因此，地址比较电路所需的电流包括了消耗的全部电流中相当大的部分。并且因此，尽管存在对减少用于DRAM的操作电流和用于刷新DRAM的备用电流二者的需要，但尤其需要的是对冗余电路所消耗电流的减少。

参见由Takao Nakano和Yoichi Akasaka主编的“大规模集成电路DRAM技术(ULSI DRAM Technology)”1992年发行的《ScienceForum》，第67-69页。

发明内容

本发明的目的是提供为减少地址比较电路所消耗电流的半导体存储器件，该地址比较电路用于比较地址信号与经编程的损坏单元地址信号。

根据本发明的半导体存储器件包括：多个选择线和空闲选择线；编程电路；地址比较电路；解码器；以及空闲解码器。该编程电路可以对损坏单元地址编程，并可生成标识经编程的损坏单元地址的损坏单元地址信号。该地址比较电路将地址信号的多个位与该损坏单元地址信号的多个对应位共同加以比较，并且当各个位匹配时，激活第一匹配信号，或当各个位至少有一位不匹配时，去除激活该第一匹配信号。该解码器根据对该第一匹配信号的去除激活而得以激活，并根据该地址信号驱动选择线。该空闲解码器根据该第一匹配信号的激活而驱动空闲选择线。

当该地址信号匹配损坏单元地址信号时，去除激活该半导体存储器件的解码器，并不对选择线加以驱动。替代了选择线，驱动该空闲选择线。在这时，由于该地址比较电路共同比较地址信号和损坏单元地址信号的多个位，因此所消耗的电流低于逐位执行比较时的电流。

作为举例的选择线可以是字线和列选择线，并且举例的解码器可以是行解码器和列解码器。作为举例的空闲解码器可以是空闲行解码器和空闲列解码器。举例的地址信号可以是用于外部访问的行地址信号、用于刷新的行地址信号，以及用于外部访问的列地址信号。举例的损坏单元地址信号可以是损坏单元的行地址信号和损坏单元的列地址信号。

空闲选择线不限于单线，并且可以提供多个空闲选择线。当提供了多个空闲选择线时，还排列了多个相应的编程电路，并因此生成多个第一匹配信号。当所有的第一匹配信号都被去除激活时，激活该解码器，并且当该匹配信号中的一个被激活时，去除激活该解码器。

优选地，该半导体存储器件进一步包括：预解码器和冗余预解码器。该预解码器对地址信号预解码并生成预解码信号，该冗余预解码器对损坏单元地址信号进行预解码并生成损坏单元预解码信号。该地址比较电路还包括用于将预解码信号与损坏单元预解码信号比较的预解码比较器。

优选地，该预解码比较器包括多个位比较器和逻辑电路。该多个位比较器中的每一个将预解码信号的多个位与损坏单元的预解码信号的多个对应位加以比较，并且当各个位匹配时，激活第二匹配信号，或当各个位至少有一位不匹配时，去除激活第二匹配信号。根据对所有由位比较器所输出的第二信号的激活，逻辑电路激活该第一匹配信号。

在这种情况下，地址比较电路中充电或放电节点的数量被减少，该电路所消耗的电流也将减少。

优选地，该位比较器中的至少一个位比较器根据剩余位比较器所输出的第二匹配信号得以激活。

在这种情况下，只要该位比较器中至少一个尚未激活该第二匹配信号，就不会对其他位比较器加以操作，并且对于该位比较器的不必要的操作也不会发生，使得电流的消耗还可以进一步减少。

优选地，半导体存储器件进一步包括：主熔丝电路。当在编程电路中对损坏单元地址编程时，该主熔丝电路激活主熔丝信号，或当在编程电路中未对损坏单元地址编程时，去除激活主熔丝信号。根据对主熔丝信号的激活，该冗余预解码器被激活，并且根据对该主熔丝信号的去除激活，该冗余预编程器被去除激活。

在这种情况下，只要在该编程电路中损坏单元的地址不被编程，则该冗余预解码器就不工作，因此电流消耗还可以进一步减少。

附图说明

图1是示出了传统DRAM一般结构的功能方框图；

图2是示出了图1中的地址比较电路以及空闲行解码器的功能方框图；

图3是示出了图2中地址比较器的功能方框图；

图4是示出了图3中位比较器或主比较器的电路图；

图5示出了包括在图1中编程电路中的对于一位的熔丝电路或主熔丝电路；

图6是示出了根据本发明的第一实施方式的DRAM的一般结构的功能方框图；

图7是示出了包括在图6中的预解码器中的2位预解码器的电路图；

图8是示出了图6中的地址比较电路以及空闲行解码器的功能方框图；

图9是示出了图8中所示的预解码比较器的功能方框图；

图10是示出了图9中的预解码4位比较器的电路图；

图11是示出了图7中的2位预解码器，包括在图6中冗余预解码器中的2位预解码器以及图10中的预解码4位比较器的电路图；

图12是示出了用于本发明的第二实施方式的3位预解码器的电路图；

图13是示出了当使用图12中的3位预解码器时的地址比较电路以及空闲行解码器的功能方框图；

图14是示出了图13中的预解码比较器的功能方框图；

图15是示出了图14中的预解码8位比较器的电路图；

图16是示出了用于本发明第三实施方式的预解码比较器的功能方框图；以及

图17是示出了图16中的预解码4位比较器的电路图。

符号描述：

12：存储单元阵列

14：行解码器

16：列解码器

18：预解码器

20：空闲行解码器

22：空闲列解码器

24：编程电路

44：熔丝电路

51：主熔丝电路

52：DRAM

54：地址比较电路

56：冗余预解码器

57、72：2位预解码器

80：3位预解码器

MC：存储单元

SMC：空闲存储单元

WL：字线

SWL0到SWL63：空闲字线

CSL：列选择线

SCSL：空闲列选择线

PCMP0到PCMP63：预解码比较器

B2CMP0到B2CMP5：2位比较器

B3CMP0到B3CMP3：3位比较器

P4CMP0到P4CMP5：预解码4位比较器

P8CMP0到P8CMP3：预解码8位比较器

具体实施方式

现在将结合附图详细描述本发明的优选实施方式。全文所提供的相同标号用于相同或相应部件，并且对于它们所给出的解释将不再重复。“b”被提供给信号以标识该相关信号激活为低(有效)。高逻辑电平由“H电平”所标识，并且低逻辑电平由“L电平”所标识。

1.传统的DRAM

在解释本发明的实施方式之前，将先对传统的DRAM的配置和操作加以描述。

根据图1，传统的DRAM 10包括存储单元阵列12，其包括按行和列排列的多个存储单元MC，多根被排列在该存储单元阵列12的行中的字线WL，多根被排列在该存储单元阵列12的列中的列选择线CSL，有选择地驱动这些字线WL的行解码器14，有选择地驱动这些列选择线CSL的列解码器16，以及对外部提供的行地址信号RA预解码并生成预解码信号PRA的预解码器18。

该DRAM 10进一步包括冗余电路。更具体地，该存储单元阵列12包括多个按空闲行和空闲列排列的空闲存储单元SMC。该DRAM 10进一步包括多根被排列于空闲行中的空闲字线SWL，多根被排列于空闲列中的空闲列选择线SCSL，有选择地驱动该空闲字线SWL的空闲行解码器20，以及有选择地驱动空闲列选择线SCSL的空闲列解码器22。

下面，通用存储单元可以称为“标准存储单元”，以便其与空闲存储单元相区别；通用字线可以称为“标准字线”，以便其与空闲字线相区别；通用列选择线可以称为“标准列选择线”，以便其与空闲列选择线相区别；通用行解码器可以称为“标准行解码器”，以便其与空闲行解码器相区别；以及通用列解码器可以称为“常规列解码器”，以便其与空闲列解码器相区别。

该DRAM 10还包括，作为冗余电路的多个编程电路24以及地址比较电路26。该编程电路24可以对连接到损坏的标准存储单元MC的标准字线WL的行地址编程，并可以生成用于标识经编程的行地址的损坏单元行地址信号DRA。该地址比较电路26将外部所提供的行地址信号RA与单个编程电路24所输出的损坏单元行地址信号RDA中的每一个作比较。因此，当该行地址信号RA与该损坏单元行地址信号RDA的其中之一匹配时，该地址比较电路26可以激活停用信号DIS，并且当该行地址信号RA与该损坏单元行地址信号RDA中的任一个都不匹配时，可去除激活该停用信号DIS。根据对该停用信号DIS的激活而去除激活该标准行解码器14，或根据对该停用信号DIS的去除激活而激活该解码器。

目前，4K标准字线WL以及64到128根空闲字线SWL被提供用于64M到256M位的DRAM 10，并且为了选择4K标准字线WL的其中之一，从外部提供12位的行地址信号RA。当如此排列64个空闲字线SWL时，也同样排列64个对应的编程电路24。损坏单元的行地址在单个编程电路24中编程，并且该编程电路24生成12位的损坏单元行地址信号DRA。当在所有的该64个编程电路24中对损坏单元行地址编程时，输出64个不同的损坏单元行地址信号DRA。

通常，该行地址信号RA是由外部所提供以用于访问，由外部所提供以用于刷新，或由内部生成。在下文的介绍中，为了区别该损坏单元的行地址信号，该行地址信号RA被描述为“外部行地址信号”，并且使用了其中排列了64个空闲字线SWL的例子。

参考图2，该地址比较电路26包括：对应于64个编程电路24的64个地址比较器ACMP0到ACMP63，以及一个或(OR)电路28。举例而言，对于每一位，该地址比较器ACMP0将十二个1位的外部地址信号A0到A11与十二个由对应的编程电路24所输出的1位的损坏单元行地址信号D00到D011进行比较。当所有的位都匹配时，该地址比较器ACMP0激活地址匹配信号AM0，而当即使只有一位不匹配时，也会去除激活该地址匹配信号AM0。对于其它的地址比较器ACMP1到ACMP63实施相同的过程。该OR电路28接收来自该64个地址比较器ACMP0到ACMP63的地址匹配信号AM0到AM63，并且输出停用信号DIS。当该64个地址匹配信号AM0到AM63的其中之一被激活时，该停用信号DIS也被激活。

该空闲行解码器20包括对应于64个编程电路24的64个驱动器DR0到DR63以及64个空闲字线SWL0到SWL63。举例而言，该驱动器DR0根据由对应的地址比较器ACMP0所输出的地址匹配信号AM0驱动该空闲字线SWL0。对于其它的驱动器DR1到DR63实施相同的过程。

参考图3，举例而言，该地址比较器ACMP0包括12个位比较器BCMP0到BCMP11，这是根据该损坏单元行地址信号DRA的位的数目；与非(NAND)电路30到34；OR电路35和36；以及反向电路37。对于其它的地址比较器ACMP1到ACMP63实施相同的排列。

位比较器BCMP0将该外部行地址信号RA的A0位与接收自相应编程电路24的该损坏单元行地址信号DRA的对应位D00和bD00比较。当该位匹配时，该位比较器BCMP0将位匹配信号BM0激活为H电平，并且当该位不匹配时，将该位匹配信号BM0去除激活为L电平。对于其它的比较器BCMP1到BCMP11实施相同的过程。

参考图4，该位比较器BCMP0包括，举例而言，P沟道MOS晶体管38到40以及N沟道MOS晶体管41到43。该晶体管38和41组成传输门，同时该晶体管39、40、42、43组成三态反相器。对于其它的位比较器BCMP1到BCMP11实施相同的排列。

正如在图5中所示，每个编程电路24都包括12个熔丝电路44，以便使能对12位的损坏单元行地址编程。每个该熔丝电路44包括：P沟道MOS晶体管46，依据通电复位信号bPOR的激活而使其导通(rendered)；激光可熔断的熔丝48；以及反相器50。由每个熔丝电路44所输出的损坏单元的行地址信号Dxy和bDxy是互补的信号。X标识0到63并对应于编程电路的序号(64个)，同时y标识0到11并对应于损坏单元的行地址信号的位的序号(12个)。

当该熔丝48不断开，该损坏单元行地址信号Dxy变为L电平，并且该损坏单元行地址信号bDxy变为H电平。该熔丝48的未切断状态标识了对于损坏单元行地址的相应位被编程为“0”(L电平)。当该熔丝48切断时，该损坏单元行地址信号Dxy变为H电平，并且该损坏单元行地址信号bDxy变为L电平。该熔丝48的切断状态标识了在损坏单元行地址的相应位中被编程为“1”(H电平)。

当在熔丝电路44中已编程为“0”(L电平)时，输出L电平的该损坏单元行地址信号D00，并且输出H电平的该损坏单元行地址信号bD00。因此，对于图4中的该位比较器BCMP0，去除激活传输门(由38和41表示)，并且激活三态反相器(由39、40、42和43表示)。此时，当提供了H电平的该行地址信号A0时，该位匹配信号BM0被去除激活为L电平，或者当提供了L电平的该行地址信号A0时，该位匹配信号BM0被激活为H电平。

当在该熔丝电路44中编程为“1”(H电平)时，输出为H电平的该损坏单元行地址信号D00，并且输出为L电平的损坏单元行地址信号bD00。因此，对于图4中的位比较器BCMP0，激活传输门(由38和41表示)，并且去除激活三态反相器(由39、40、42和43表示)。此时，当提供了H电平的该行地址信号A0时，该位匹配信号BM0被激活为H电平，或者当提供了H电平的该行地址信号A0时，该位匹配信号BM0被去除激活为L电平。

当该外部行地址信号RA的所有12位与已编程的该损坏单元行地址信号DRA的所有12位都匹配的时候，将由该12个位比较器BCMP0到BCMP11所输出的所有12位的匹配信号BM0到BM11激活为H电平。作为结果，该逻辑电路(由30到37所形成)将该地址匹配信号AM0激活为H电平。当并非该外部行地址信号RA的所有位都匹配该损坏单元行地址信号DRA的那些位的时候，该逻辑电路(由30到37所组成)将该地址匹配信号AM0去除激活为L电平。

再次参考图3，该地址比较器ACMP0包括主比较器MCMP。该主比较器MCMP持续将L电平的接地信号GND与主熔丝信号MF0和bMF0做比较。当这些信号匹配时，该主比较器MCMP激活主匹配信号MM为H电平，并且当这些信号不匹配时，去除激活该主匹配信号MM为L电平。对于主比较器MCMP实施与图4中的位比较器BCMP0相同的排列。

如图5所示，该编程电路24中的每一个进一步包括，用于生成主熔丝信号MF0和bMF0的主熔丝电路51。该主熔丝电路51与该熔丝电路44相同。

当该熔丝48不断开时，该主熔丝信号MF0变为L电平，并且该主熔丝信号bMF0变为H电平。该熔丝48的未切断状态标识了没有损坏单元行地址被编程。此时，该主比较器MCMP将主匹配信号MM去除激活为L电平。作为结果，不考虑该外部行地址信号，该地址比较器ACMP0将该地址匹配信号AM0去除激活为L电平。

当该熔丝48切断时，该主熔丝信号MF0变为H电平，并且该主熔丝信号bMF0变为L电平。该熔丝48的切断状态标识了损坏单元行地址已被编程。此时，该主比较器MCMP将主匹配信号MM激活为H电平。作为结果，以上文描述的方式对该地址比较器ACMP0进行操作。

已对按行排列的该冗余电路进行了描述，并且按列排列的冗余电路具有相同的配置。

正如上文所描述的，当所有12位的地址都匹配时，图3中该地址比较器ACMP0中的所有节点都充电或都放电，并且所消耗电流达到最大。不过，所有该4K的地址都被访问的这段期间内，地址的匹配最多只发生64次。因此，对于刷新过程，其中所有的地址都周期性地依次被访问，平均电流并不受到上述电流消耗的相反影响。然而，其中存在这样的问题：在每一次访问中，会发生对于地址中部分位的匹配，并且这种现象会不必要地消耗电流。更具体地，当该地址匹配信号AM0在每次访问中均为L电平时，对于该地址比较器ACMP0中的节点执行充电/放电。由于存在64个地址比较器ACMP0到ACMP63，在每次访问中对于多个节点执行充电/放电，并且这导致大量电流将被消耗。

正如上文所述，当该停用信号DIS最终并未变为H电平时，许多地址的部分匹配发生于地址比较器ACMP0到ACMP63中。现在将给出由于地址的部分匹配被用于计算充电和放电的节点数量的过程的解释。

当损坏单元地址信号DRA的各个位为L或H电平时，并且当所有的4K地址都被访问时，该行地址信号RA的位变为H或L电平达2K次。因此，不考虑该损坏单元行地址信号DRA，位匹配信号BM对于4K次访问中的2K次的访问始终是被激活的。由于提供了12个位比较器BCMP0到BCMP11，4K次的访问中有24K(＝2K×12)个输出节点次执行了充电/放电。

由于该NAND电路30到33，位于该地址比较器ACMP0的第二级，它们中的每一个具有3位的输入，因此其中的输出节点为八次访问被充电/放电。因此，对于4K次的访问，这些输出节点被充电/放电512(＝4K/8)次。由于提供了四个NAND电路30到33，对于该NAND电路30到33的输出节点所执行的充电/放电总共有2K(512×4)次。

进一步，由于该NOR电路35或36所输出的信号位于该第三级，每64次访问该信号变为H电平一次，该NOR电路35和36的输出节点被充电/放电总共有128(64×2)次。

正如上文所述，在地址比较器ACMP0中，在一次访问期间将被充电/放电的节点的平均数量N可以使用下面的表达式获得。

N＝(2K×12+512×4+64×3)/4K＝6.53125

这意味着，在每个地址比较器ACMP中，在每次访问期间大约对平均6个节点充电/放电。进一步地，当访问包括了停用信号DIS最终被激活的访问以及该停用信号未被激活的访问两者时，这个值是每次访问所获得的平均值。由于存在64个地址比较器，对于每次访问，总共对418个节点充电/放电并且消耗了相当大的电流。

2.用于本发明实施方式的DRAM

由上文所描述的分析结果明显可见，为了减少该地址比较电路26所消耗的电流，仅仅需要减少在地址比较器ACMP0到ACMP63中地址部分匹配的发生。为了减少地址部分匹配的发生，根据用于本发明实施方式的DRAM，使用了一种用于以多个位的共同比较地址，代替单个位比较的方法。由于传统的DRAM 10逐位比较地址，每两次访问位就部分匹配一次。不过，举例而言，当外部的12位行地址信号RA以每两位加以分组，并且12位损坏单元行地址信号DRA也以每两位加以分组时，当这些信号加以比较，地址的部分匹配在四次访问中仅发生一次。相似地，当12位地址以每三位加以分组时，地址的部分匹配在八次访问中仅发生一次。因此，由于部分匹配而将进行充电/放电的节点数量显著减少，并且电流消耗可被降低。

第一实施方式

现在参考图6，不同于图1所示的传统DRAM 10，用于本发明第一实施方式的DRAM 52包括：用于损坏单元行地址信号DRA的地址比较电路54以及64个冗余预解码器56。该地址比较电路54将用于外部行地址信号RA的由预解码器18所输出的预解码信号PRA与用于损坏单元行地址信号DRA的由损坏单元预解码器56所输出的损坏单元预解码信号PDRA加以比较。用于该损坏单元行地址信号DRA的单独的冗余预解码器56对由相应的编程电路24所输出的损坏单元地址信号DRA预解码，并且生成损坏单元预解码信号PDRA。用于损坏单元行地址信号DRA的该冗余预解码器56主要使用与用于该外部行地址信号RA的预解码器18相同的结构。

该用于行地址信号RA的预解码器18包括2位预解码器57，如图7所示，用于处理两个1位的外部行地址信号A1和A0。该2位预解码器57包括反相器571和572以及AND电路573和576。该2位预解码器57对该2位行地址信号A1和A0预解码，并生成四个1位的预解码信号A1·A0(PA0)，A1·bA0(PA1)，bA1·A0(PA2)和bA1·bA0(PA3)。该预解码器18包括总共六个具有上述排列的2位预解码器57，使得对12位行地址信号A0到A11预解码并生成预解码24位信号PA0到PA23。

现在参考图8，不同于图3中所示的该地址比较电路26，该地址比较电路54包括64个预解码比较器PCMP0到PCMP63。举例而言，该预解码比较器PCMP0将预解码信号PA0到PA23与对应的损坏单元预解码信号PD0到PD023加以比较。

如图9中所示，该预解码比较器PCMP0包括六个预解码4位比较器P4CMP0到P4CMP5，NAND电路58到65以及OR电路66。该预解码4位比较器P4CMP0将四个1位的预解码信号PA0到PA3(A1·A0、A1·bA0、bA1·A0和bA1·bA0)与四个1位损坏单元预解码信号PD00到PD03(D1·D0、D1·bD0、bD1·D0和bD1·bD0)加以比较。该预解码4位比较器P4CMP1将四个1位预解码信号PA4到PA7(A3·A2、A3·bA2、bA3·A2和bA3·bA2)与四个1位损坏单元预解码信号PD04到PD07(D3·D2、D3·bD2、bD3·D2和bD3·bD2)加以比较。该预解码4位比较器P4CMP2将四个1位预解码信号PA8到PA11(A5·A4、A5·bA4、bA5·A4和bA5·bA4)与四个1位损坏单元预解码信号PD08到PD011(D5·D4、D5·bD4、bD5·D4和bD5·bD4)加以比较。该预解码4位比较器P4CMP3将四个1位预解码信号PA12到PA15(A7·A6、A7·bA6、bA7·A6和bA7·bA6)与四个1位损坏单元预解码信号PD012到PD015(D7·D6、D7·bD6、bD7·D6和bD7·bD6)加以比较。预解码4位比较器P4CMP4将四个1位预解码信号PA16到PA19(A9·A8、A9·bA8、bA9·A8和bA9·bA8)与四个1位损坏单元预解码信号PD016到PD019(D9·D8、D9·bD8、bD9·D8和bD9·bD8)加以比较。预解码4位比较器P4CMP5将四个1位预解码信号PA20到PA23(A11·A10、A11·bA10、bA11·A10和bA11·bA10)与四个1位损坏单元预解码信号PD020到PD023(D11·D10、D11·bD10、bD11·D10和bD11·bD10)加以比较。对于其它的预解码比较器PCMP1到PCMP63实施相同的设置。

正如图10中所示，该预解码4位比较器P4CMP0包括四个NAND电路67到70。正如图11中所示，当该预解码信号PA0(A1·A0)与该损坏单元预解码信号PD00(D1·D0)匹配时，该NAND电路67将该匹配信号AM11激活为L电平，并且当该两个信号并不匹配时，去除激活该匹配信号AM11为H电平。当该预解码信号PA1(A1·bA0)与该损坏单元预解码信号PD01(D1·bD0)匹配时，该NAND电路68将该匹配信号AM10激活为L电平，并且当该两个信号并不匹配时，去除激活该匹配信号AM10为H电平。当该预解码信号PA2(bA1·A0)与该损坏单元预解码信号PD02(bD1·D0)匹配时，该NAND电路69将该匹配信号AM01激活为L电平，并且当该两个信号并不匹配时，去除激活该匹配信号AM01为H电平。当该预解码信号PA3(bA1·bA0)与该损坏单元预解码信号PD03(bD1·bD0)匹配时，该NAND电路70将该匹配信号AM00激活为L电平，并且当该两个信号并不匹配时，去除激活该匹配信号AM00为H电平。对于其它的预解码4位比较器P4CMP1到P4CMP5实施相同的设置。

用于损坏单元行地址信号DRA的单独冗余预解码器56，对应于两个1位的损坏单元行地址信号D1和D0，并且具有2位预解码器72，如图11所示，其包括反相器73和74以及AND电路75到78。每个2位预解码器72对两个1位损坏单元行地址信号D1和D0进行预解码，并且生成四个1位的损坏单元预解码信号D1·D0(PD00)，D1·bD0(PD01)，bD1·D0(PD02)和bD1·bD0(PD03)。该冗余预解码器56包括总共六个2位预解码器57，如上文所述，藉此预解码十二个1位的损坏单元行地址信号D0到D11，并生成二十四个1位损坏单元预解码信号PD00到PD023。

在每个2位的预解码器57中，该四个1位的预解码信号A1·A0、A1·bA0、bA1·A0和bA1·bA0中的一个变为H电平。类似地，在每个2位的预解码器72中，该四个1位损坏单元预解码信号D1·D0、D1·bD0、bD1·D0和bD1·bD0中的仅一个变为H电平。因此，当该两个1位的行地址信号A0和A1与该两个1位的损坏单元行地址信号D0和D1相匹配时，该匹配信号AM11、AM10、AM01和AM00中的仅一个被激活为L电平。

在图9的该预解码比较器PCMP0中，当由该预解码4位比较器P4CMP0所输出的该匹配信号AM11、AM10、AM01和AM00中的一个变为L电平时，由该NAND电路58所输出的2位的匹配信号BM0被激活为H电平。类似地，当其它十个1位的行地址信号A2到A11与其它十个1位的损坏单元行地址信号D2到D11相匹配时，由该六个NAND电路58到63输出的位匹配信号BM1到BM5被激活为H电平，并且因此，激活地址匹配信号AM0。

在该预解码比较器PCMP0中，该预解码4位比较器P4CMP0以及该NAND电路58组成2位的B2CMP0。该2位的比较器B2CMP0将两位外部行地址信号A1和A0与两位损坏单元行地址信号D1和D0共同比较。当所有这些位都匹配时，该位比较器B2CMP0激活该2位的匹配信号BM0，并且当这些行地址信号即使只有一位不匹配时，去除激活该2位匹配信号BM0。对于其它的2位比较器B2CMP1到B2CMP5实施相同的设置。

正如图5中所示，该单独编程电路24包括用于生成主熔丝信号MF的主熔丝电路51。当损坏单元行地址未经编程时，熔丝并未断开，使得该主熔丝信号MF被去除激活为L电平。当损坏单元行地址已经编程时，该熔丝48被断开，使得该主熔丝信号MF被激活为H电平。

向该2位预解码器72的AND电路75到78输入该主熔丝信号MF。因此，当损坏单元行地址被编程时，该2位预解码器72以前述方式进行操作。但是，当损坏单元的行地址未经编程时，由AND电路75到78输出的所有的该损坏单元预解码信号PD00到PD03(D1·D0、D1·bD0、bD1·D0和bD1·bD0)总是保持L电平，并且相应地，所有四个地址匹配信号AM11、AM10、AM01和AM00总是被去除激活为H电平。

将对部分匹配所发生的程度加以评估。当以上文所述方法将两位共同比较时，这些两位每4次访问匹配一次，因此对于总共4K次的访问该匹配发生1K次。由于提供了六个预解码器4位比较器P4CMP0到P4CMP5，该输出节点充电/放电6K次(＝1K×6)。进一步地，连同该4位比较器P4CMP0到P4CMP05的输出节点，该处于第二级的NAND电路58到63(该2位比较器B2CMP0到B2CMP5)的输出节点被充电/放电6K次。另外，由于处于第三级的NAND电路64和65所输出的信号每64次访问变为H电平，该输出节点被充电/放电128次(＝64×2)。

因此，在预解码比较器PCMP0中，对于一次访问将被充电/放电的节点的平均数量N可使用下面的表达式计算。

N＝(1K×6+1K×6+64×2)/4K＝3.03125

这表示了，在每个预解码比较器PCMP中，对于每次访问平均大约3个节点被充电/放电。由于提供了64个预解码比较器PCMP0到PCMP63，对于每次访问总共对194个节点充电/放电。这少于通常进行充电/放电的418个节点的一半，即46.4％。

正如上文所述，根据第一实施方式，该预解码信号被用于替代地址信号而加以比较，并且对地址使用两位进行共同比较。因此，在该预解码比较器PCMP0到PCMP63中，由于地址的部分匹配而被充电/放电的节点的数量被减少，从而电流消耗可被降低。

此外，由于提供了该主熔丝信号MF作为该2位预解码器72的使能信号，当损坏单元行地址未经编程时，该地址比较电路54中的节点没有做不必要的充电/放电。因此，该电流消耗甚至可被进一步减少。

第二实施方式

在该第一实施方式中，该预解码器18如图7中所示包括六个2位的预解码器57。取而代之地，可以包括四个3位预解码器，如图12中80所示。尽管并未示出，在这种情况下，冗余预解码56还包括四个3位预解码器80。

该3位预解码器80预解码三个1位的行地址信号A2、A1和A0，并且生成八个1位的预解码信号A2·A1·A0(PA0)、A2·A1·bA0(PA1)、A2·bA1·A0(PA2)、A2·bA1·bA0(PA3)、bA2·A1·A0(PA4)、bA2·A1·bA0(PA5)、bA2·bA1·A0(PA6)和bA2·bA1·bA0(PA7)。因此，该预解码器18生成总共为三十二个1位预解码信号PA0到PA31。

如图13中所示出的，预解码比较器PCMP0将三十二个1位预解码信号PA0到PA31与三十二个对应的1位损坏单元预解码信号PD00到PD031加以比较。其它的预解码比较器PCMP1到PCMP63执行相同的过程。

正如图14中所示，该预解码比较器PCMP0包括：四个预解码8位比较器P8CMP0到P8CMP3，NAND电路82到87以及OR电路88。该预解码8位比较器P8CMP0将八个1位的预解码信号PA0到PA7与八个1位的损坏单元预解码信号PD00到PD07加以比较。该预解码8位比较器P8CMP1将八个1位的预解码信号PA8到PA15与八个1位的损坏单元预解码信号PD08到PD015加以比较。该预解码8位比较器P8CMP2将八个1位的预解码信号PA16到PA23与八个1位的损坏单元预解码信号PD016到PD023加以比较。该预解码8位比较器P8CMP3将八个1位的预解码信号PA24到PA31与八个1位的损坏单元预解码信号PD024到PD031加以比较。对于其它的预解码比较器PCMP1到PCMP63使用相同的设置。

该预解码8位比较器P8CMP0以及该NAND电路82组成该3位比较器B3CMP0。该3位比较器B3CMP0将外部行地址信号的三位A2、A1和A0与该损坏单元行地址信号的三位D2、D1、D0共同比较。当所有的位都匹配时，该3位比较器B3CMP0激活3位匹配信号BM0，并且当即使只有一位不匹配时，去除激活该3位匹配信号BM0。其它的3位比较器B3CMP1到B3CMP5执行相同的过程。

如图15中所示，该预解码8位比较器P8CMP0包括八个NAND电路90到97。当该预解码信号PA0与该损坏单元预解码信号PD00匹配时，该NAND电路90激活匹配信号AM111为L电平，并且当这些信号不匹配时，去除激活该匹配信号AM111为H电平。其它的NAND电路91到97执行相同的过程。对于其它预解码8位比较器P8CMP1到P8CMP3使用上面描述的设置。

在这种情况下，在该预解码比较器PCMP0中，在一次访问期间将被充电/放电的节点的平均数量N为1.03125。这表示了，在每个预解码比较器PCMP中，对于每次访问平均对大约一个节点充电/放电。由于提供了64个预解码比较器PCMP0到PCMP63，因此对于每次访问总共有66个节点被充电/放电。66这个数量相当小，相当于传统的418个节点的15.8％。

进一步地，在这种实施方式中，使用了相同的四个3位预解码器80。不过，2位预解码器57以及该3位预解码器80可一起使用。或者，可以使用能够处理四位或更多位的预解码器。

第三实施方式

如图16中所示，在预解码比较器PCMP0中，由2位比较器B2CMP0到B2CMP4所输出的2位的匹配信号BM0到BM4，可以作为使能信号ENA被传输到位于其各自更高级别的2位比较器B2CMP1到B2CMP5。该2位比较器B2CMP0与图9中所示相同，同时，如图17中所示，通过NAND电路67到70，由该2位比较器B2CMP1的预解码4位比较器P4CMP1接收由2位比较器B2CMP0所输出的作为使能信号ENA的2位匹配信号BM0。对于其它的预解码4位比较器P4CMP2到P4CMP5使用相同的设置。

在这种情况下，对于每一次访问将预解码信号PA0到PA3与损坏单元预解码信号PD00到PD03加以比较，并且只要这些信号不匹配，则位于较高级别的该2位比较器B2CMP1就不工作。类似地，除非较低级别的预解码信号匹配，否则该2位比较器B2CMP2到B2CMP5不工作。

由于每四次访问地址信号A0到A1只匹配一次，因此对于4K次访问部分匹配发生1K次。并且由于每四次访问地址信号A2和A3匹配一次，因此对于4K次的访问部分匹配发生256次。按这种方法通过取决于该地址信号A10和A11的考虑，已发现部分匹配在2位比较器B2CMP0中发生了两次，使得当地址被访问4K次时部分匹配总共发生2730次(＝2×1024+256+64+16+4+1)。因此对于4K次的地址访问，平均发生部分匹配0.667次。由于提供了64个预解码比较器PCMP0到PCMP63，有43个节点被充电/放电，其是传统节点数的10.3％。因此，电流消耗可被大量减少。

在这种实施方式中，该使能信号ENA被用于该2位比较器B2CMP。该使能信号还可以被用于图14中的该3位比较器B3CMP或处理四位或更多位的比较器。当该使能信号ENA被用于该3位比较器B3CMP时，并且当64个预解码比较器PCMP0到PCMP63都已准备好，由于部分匹配，对于每次访问对平均18个节点充电/放电。这是传统节点数的4.3％，并且电流消耗可以显著减少。

在本实施方式中，该使能信号ENA并不向最低位的2位比较器B2CMP0输入，并且由该最低位的2位比较器B2CMP0所输出的该2位匹配信号BM0被作为使能信号ENA向位于次低级别的2位比较器B2CMP1传输。不过，可以选择其中不输入使能信号ENA的任意的2位比较器。进一步地，该使能信号ENA的传输方向不限于从较低位到较高位的方向。同时该使能信号ENA输入的顺序并未明确指定，而是可以使用相反的方向。

在第一到第三的实施方式中，提供了64个空闲字线SWL0到SWL63；不过空闲字线的数量并不限于64。至少仅需提供一个空闲字线，并且可扩展为128个空闲字线。在这种情况下，由于部分匹配，对于每次访问将要充电/放电的节点数量以及电流消耗减少的比例都在表1中示出。

表1

	对于一次访问由于部分匹配而充电/放电的节点	电流消耗比例
			传统范例	836	1.0
2位比较器	388	0.464
			3位比较器	132	0.158
使用使能信号的2位比较器	86	0.103
			使用使能信号的3位比较器	36	0.043

采用实施方式对本发明进行了描述。不过，上文的实施方式仅为对实现本发明的举例。因此，本发明不受这些实施方式所限制，并且不脱离本发明的技术范围可以对本发明做出各种修改。

Claims (7)

1.一种半导体存储器件，包括：

空闲选择线和多个选择线；

编程电路，能够用于对损坏单元地址编程，并用于生成标识经编程的损坏单元地址的损坏单元地址信号；

地址比较电路，用于将地址信号的多个位与所述损坏单元地址信号的多个对应位共同加以比较，并且用于，当各个位匹配时，激活第一匹配信号，或当各个位至少有一位不匹配时，去除激活所述第一匹配信号；

解码器，根据所述第一匹配信号的去除激活得以激活，从而根据所述地址信号驱动所述选择线；以及

空闲解码器，用于根据所述第一匹配信号的所述激活而驱动所述空闲选择线。

2.根据权利要求1所述的半导体存储器件，进一步包括：

预解码器，用于预解码所述地址信号并生成预解码信号；以及

冗余预解码器，用于预解码所述损坏单元地址信号，并生成损坏单元预解码信号，

其中所述地址比较电路还包括预解码比较器，用于将所述预解码信号与所述损坏单元预解码信号加以比较。

3.根据权利要求2所述的半导体存储器件，其中所述预解码比较器包括：

多个位比较器，所述比较器的每一个将预解码信号的多个位与损坏单元预解码信号的多个对应位加以比较，并且当各个位匹配时，激活第二匹配信号，或当各个位至少有一位不匹配时，去除激活第二匹配信号；以及

逻辑电路，用于根据所有由所述位比较器所输出的所述第二信号的激活，激活所述第一匹配信号。

4.根据权利要求3所述的半导体存储器件，其中根据由剩余位比较器所输出的第二匹配信号，激活所述位比较器中的至少一个。

5.根据权利要求2所述的半导体存储器件，进一步包括：

主熔丝电路，用于当在所述编程电路中损坏单元地址经编程时激活主熔丝信号，或当所述编程电路中损坏单元地址未经编程时去除激活主熔丝信号，

其中根据所述主熔丝信号的激活，所述冗余预解码器被激活，并且根据对所述主熔丝信号的去除激活，所述冗余预解码器被去除激活。

6.一种半导体存储器件，包括：

按行和列排列的多个存储单元；

排列在行中的多个字线和多个空闲字线；

按列排列的多个列选择线；

用于根据列地址信号驱动所述列选择线的列解码器；

编程电路，可用于对损坏单元行地址进行编程，并且用于生成标识经编程的损坏单元行地址的损坏单元行地址信号；

地址比较电路，用于将行地址信号的多个位与所述损坏单元行地址信号的多个对应位共同加以比较，并且用于，当各个位匹配时，激活第一匹配信号，或当各个位至少有一位不匹配时，去除激活所述第一匹配信号；

行解码器，用于根据所述第一匹配信号的去除激活得以激活，从而根据所述行地址信号驱动所述选择线；以及

空闲行解码器，用于根据所述第一匹配信号的激活而驱动所述空闲选择线。

7.根据权利要求6所述的半导体存储器件，进一步包括：

预解码器，用于预解码所述行地址信号并生成预解码信号；以及

冗余预解码器，用于预解码所述损坏单元行地址信号，并生成损坏单元预解码信号，

其中所述地址比较电路还包括预解码比较器，用于将所述预解码信号与所述损坏单元预解码信号加以比较。

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