CN100559192C - 一种相位频率鉴别器 - Google Patents

Abstract

本发明公开了一种相位频率鉴别器，该相位频率鉴别器的第一、二预置模块分别包括一PMOS管和一NMOS管，两PMOS管的源极分别接有逻辑高电平，两NMOS管源极分别接有逻辑低电平，两PMOS管或两NMOS管的栅极分别接有复位信号，接有复位信号的两MOS管的漏极分别与未接复位信号的两MOS管的栅极相连，未接复位信号的两MOS管的漏极分别与第一、二输出节点电连接。本发明的相位频率鉴别器的复位信号不需经多个传输门延迟即可对输出节点进行预置。本发明实现了在复位的同时完成预置位，只要等待输入信号的边沿触发信号一来临，就可以迅速完成相位频率差异的鉴别，提高了相位频率鉴别器的工作速度。

Description

一种相位频率鉴别器

技术领域

本发明涉及用于比较两个相互独立振荡信号的相位频率的电路，尤其涉及一种相位频率鉴别器。

背景技术

一般而言，相位频率鉴别器(Phase FrequencyDiscriminator，简称PFD)可根据二输入信号间的相位或频率关系提供输出信号。举例来说，在锁相电路中，相位频率鉴别器可用来比较一参考信号(Vref)与一输出自压控振荡器(voltage-controlledoscillator，简称VCO)的信号，以检测出该二信号间的相位差或频率差，并据以提供相关于该相位差或该频率差的输出信号，而该压控振荡器的频率便可随着该输出信号的不同而有所改变。如此一来，输出自该压控振荡器的信号便可渐渐地同相位或同频率于该相位频率鉴别器所接收到的参考信号，换句话说，该锁相电路正处于“锁相”的状态。

公开号为CN1710806A的中国发明专利公开了一种相位频率鉴别电路，该电路包含一第一SR锁存器52、一第二SR锁存器54、一第三SR锁存器56及一第四SR锁存器58，第一及第二SR锁存器52及54分别包含一对交错连接的或非门，而第三及第四SR锁存器56及58则分别包含一对交错连接的与非门，每一或非门或与非门均包含二输入端。

第一SR锁存器52包含一第一或非门60及一第二或非门62，第一或非门60的一输入端作为第一SR锁存器52的S输入端，第二或非门62的一输入端作为第一SR锁存器52的R输入端，第一或非门60的另一输入端交错连接到第二或非门62的输出端，第二或非门62的另一输入端则交错连接到第一或非门60的输出端。第一或非门60的输出端提供一

输出信号，而第二或非门62的输出端则提供一Q输出信号。

第二SR锁存器54包含一第三或非门64及一第四或非门66，第三或非门64的一输入端作为第二SR锁存器54的S输入端，第四或非门66的一输入端作为第二SR锁存器54的R输入端，第三或非门64的另一输入端交错连接到第四或非门66的输出端，第四或非门66的另一输入端则交错连接到第三或非门64的输出端。第三或非门64的输出端提供一输出信号，而第四或非门66的输出端则提供一Q输出信号。

第三SR锁存器56包含一第一与非门68及一第二与非门70，第一与非门68的一输入端作为第三SR锁存器56的

输入端，并连接到第一SR锁存器52的S输入端，第二与非门70的一输入端作为第三SR锁存器56的

输入端，第一与非门68的另一输入端交错连接到第二与非门70的输出端，第二与非门70的另一输入端则交错连接到第一与非门68的输出端。第一与非门68的输出端提供一

输出信号，而第二与非门70的输出端则提供一Q输出信号。

第四SR锁存器58包含一第三与非门72及一第四与非门74，第三与非门72的一输入端作为第四SR锁存器58的

输入端，并连接到第二SR锁存器54的S输入端，第四与非门74的一输入端作为第四SR锁存器58的

输入端，第三与非门72的另一输入端交错连接到第四与非门74的输出端，第四与非门74的另一输入端则交错连接到第三与非门72的输出端。第三与非门72的输出端提供一

输出信号，而第四与非门74的输出端则提供一Q输出信号。

第一SR锁存器52的S输入端用来接收一第一输入信号I1，第二SR锁存器54的S输入端用来接收一第二输入信号I2。另外，第三SR锁存器56的Q输出信号端连接到第一SR锁存器52的R输入端，第四SR锁存器58的Q输出信号端连接到第二SR锁存器54的R输入端。最后，第一SR锁存器52的Q输出信号端可提供一第一输出信号O，第二SR锁存器54的Q输出信号端25可提供一第二输出信号02。

还包含一重设定与非门76，其用来分别提供第三及第四SR锁存器56及58的设定信号。重设定与非门76的第一输入端78连接到第一SR锁存器52的Q输出信号端，第二输入端80连接到第二锁存器54的Q输出信号端，而输出端82同时连接到第三及第四SR锁存器56及58的了输入端。

上述发明专利的重设定信号RCM需依次通过第三、四锁存器和第一、二锁存器才能到达输出端，这样第一及第二SR锁存器52及54的Q输出信号端由设定状态转换成重设定状态时需累积二个模块的延迟，影响相位频率鉴别器的工作速度。

进一步的，上述发明专利的重设定信号RCM由与非门76输出后需先经由第二与非门70及第二或非门62后，才可到达第一SR锁存器52的Q输出信号端，所以，第一及第二SR锁存器52及54的Q输出信号端由设定状态转换成重设定状态时，需累积二个逻辑门的延迟，虽然该发明相对于常规的相位频率鉴别器的三个逻辑门的延迟已经做出了一定的改善，但是复位信号需经二个逻辑门的延迟使得现有的相位频率鉴别器的工作速度太慢，不能满足用户的需求。上述发明专利的输入信号也需经二个逻辑门的延迟才能触发产生输出信号，进一步减慢了现有的相位频率鉴别器的工作速度。特别地，延迟的产生将有可能使得相位频率鉴别器出现错误。

发明内容

本发明就是为了克服以上的不足，提出了一种工作速度快的相位频率鉴别器。

本发明的技术问题通过以下的技术方案予以解决：

一种相位频率鉴别器，包括第一、二边沿触发模块，第一、二预置模块，输出信号比较模块和第一、二输出节点；第一预置模块的输出端与第一输出节点电连接，第二预置模块的输出端与第二输出节点电连接，用于在接收到复位信号后对第一、二输出节点预置；第一边沿触发模块输入端用于连接第一输入信号，第一边沿触发模块输出端与第一输出节点电连接，第二边沿触发模块输入端用于连接第二输入信号，第二边沿触发模块输出端与第二输出节点电连接，用于在第一、二输出节点被预置后并在第一、二输入信号为边沿时产生第一、二输出信号；输出信号比较模块输入端分别与第一、二输出节点电连接，输出端分别与第一、二预置模块的输入端电连接，用于检测所述第一、二输出节点的信号，并跟据检测结果输出复位信号至第一预置模块和第二预置模块。

本发明的技术问题通过以下的技术方案进一步予以解决：

所述第一预置模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极用于连接逻辑高电平，所述第一NMOS管源极用于连接逻辑低电平，所述第一PMOS管的栅极与所述输出信号比较模块输出端相连，与所述输出信号比较模块输出端相连的第一预置模块的MOS管的漏极和未与所述输出信号比较模块输出端相连的第一预置模块的MOS管的栅极相连，未与所述输出信号比较模块输出端相连的MOS管的漏极与第一输出节点电连接；所述第二预置模块包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极用于连接逻辑高电平，所述第二NMOS管源极用于连接逻辑低电平，所述第二PMOS管的栅极与所述输出信号比较模块输出端相连，与所述输出信号比较模块输出端相连的第二预置模块的MOS管的漏极和未与所述输出信号比较模块输出端相连的第二预置模块的MOS管的栅极相连，未与所述输出信号比较模块输出端相连的MOS管的漏极与第二输出节点电连接。

所述输出信号比较模块包括与非门，所述与非门输出端分别与第一PMOS管和第二PMOS管的栅极相连，所述与非门两个输入端分别与第一、二输出节点电连接；

所述第一边沿触发模块包括第三NMOS管、第三PMOS管和第四PMOS管，所述第三NMOS管栅极接有第一输入信号，源极与逻辑低电平相连，漏极分别与第一PMOS管的漏极、第三PMOS管的栅极、第一NMOS管的栅极相连；第三PMOS管的源极与逻辑高电平相连，漏极与第四PMOS管的源极相连；第四PMOS管的栅极也接有第一输入信号，漏极与第一输出节点电连接；

所述第二边沿触发模块包括第四NMOS管、第五PMOS管和第六PMOS管，所述第四NMOS管栅极接有第二输入信号，源极与逻辑低电平相连，漏极分别与第二PMOS管的漏极、第五PMOS管的栅极、第二NMOS管的栅极相连；第五PMOS管的源极与逻辑高电平相连，漏极与第六PMOS管的源极相连；第六PMOS管的栅极也接有第二输入信号，漏极与第二输出节点电连接。

上述相位频率鉴别器还包括第一、二缓冲器，所述第一缓冲器的输入端与第一输出节点电连接，所述第二缓冲器的输入端与第二输出节点电连接，所述第一输出信号经所述第一缓冲器缓冲并由第一缓冲器输出所述相位频率鉴别器的第一相位检测信号；所述第二输出信号经所述第二缓冲器缓冲并由第二缓冲器输出所述相位频率鉴别器的第二相位检测信号。

或，所述第一预置模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极用于连接逻辑高电平，所述第一NMOS管源极用于连接逻辑低电平，所述第一NMOS管的栅极与所述输出信号比较模块输出端相连，与所述输出信号比较模块输出端相连的第一预置模块的MOS管的漏极和未与所述输出信号比较模块输出端相连的第一预置模块的MOS管的栅极相连，未与所述输出信号比较模块输出端相连的MOS管的漏极与第一输出节点电连接；所述第二预置模块包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极用于连接逻辑高电平，所述第二NMOS管源极用于连接逻辑低电平，所述第二NMOS管的栅极与所述输出信号比较模块输出端相连，与所述输出信号比较模块输出端相连的第二预置模块的MOS管的漏极和未与所述输出信号比较模块输出端相连的第二预置模块的MOS管的栅极相连，未与所述输出信号比较模块输出端相连的MOS管的漏极与第二输出节点电连接。

所述相位频率鉴别器还包括第一、二反相器，所述输出信号比较模块包括与门，所述与门输出端分别与第一NMOS管和第二NMOS管的栅极相连，所述第一输出节点分别经所述第一反相器和与门第一输入端相连，所述第二输出节点经所述第二反相器和与门第二输入端相连，所述第一输出信号经所述第一反相器反相输出第一相位检测信号；所述第二输出信号经所述第二反相器反相输出第二相位检测信号；

所述第一边沿触发模块包括第七PMOS管、第五NMOS管和第六NMOS管，所述第七PMOS管栅极接有第一输入信号，源极与逻辑高电平相连，漏极分别与第一NMOS管的漏极、第一PMOS管的栅极、第六NMOS管的栅极相连；第六NMOS管的源极与逻辑低电平相连，漏极与第五NMOS管的源极相连；第五NMOS管的栅极也接有第一输入信号，漏极与第一输出节点电连接；

所述第二边沿触发模块包括第八PMOS管、第七NMOS管和第八NMOS管，所述第八PMOS管栅极接有第二输入信号，源极与逻辑高电平相连，漏极分别与第二NMOS管的漏极、第二PMOS管的栅极、第八NMOS管的栅极相连；第八NMOS管的源极与逻辑低电平相连，漏极与第七NMOS管的源极相连；第七NMOS管的栅极也接有第二输入信号，漏极与第二输出节点电连接。

本发明与现有技术对比的有益效果是：

本发明的相位频率鉴别器的复位信号仅需经过预置模块即可到达输出端，不需积累两个模块的延迟，提高了相位频率鉴别器的工作速度。

本发明的相位频率鉴别器的第一、二预置模块只采用两个MOS管，输出信号比较模块输出的复位信号不需经多个传输门延迟即可对输出节点进行预置。本发明实现了在复位的同时完成预置位，只要等待输入信号的边沿触发信号一来临，就可以迅速完成相位频率差异的鉴别，提高了相位频率鉴别器的工作速度。

本发明的相位频率鉴别器的边沿触发模块只包含三个MOS管，当上升沿或下降沿来临时不需经两个传输门的延迟即可实时产生输出信号，进一步提高了相位频率鉴别器的工作速度。

本发明的相位频率鉴别器还包括缓冲器或反相器，能提高相位频率鉴别器的带负载能力，使本发明的相位频率鉴别器更具实用性。

本发明的相位频率鉴别器采用全静态逻辑加以实现，这使得无论在预充电、预放电之后，还是在边沿触发求值之后，电路都不存在从高电平到低电平的直流通路，降低了静态功耗。

本发明的相位频率鉴别器所采用的管子数目很少，结构精简，能够减小芯片面积；此外，由于本发明的相位频率鉴别器采用全静态逻辑加以实现，允许管子尺寸设计得很小同时还可以保证可靠工作，进一步减小了芯片面积。

附图说明

图1是现有的相位频率鉴别器的电路结构示意图；

图2是本发明具体实施方式一的结构框图；

图3是本发明具体实施方式一的电路结构示意图；

图4是本发明具体实施方式一的工作时序示意图；

图5是本发明具体实施方式二的电路结构示意图；

图6是本发明具体实施方式二的工作时序示意图；

图7是应用本发明的锁相环的电路结构示意图；

图8是应用本发明的锁相环的工作时序示意图。

具体实施方式

下面通过具体的实施方式并结合附图对本发明做进一步详细说明。

具体实施方式一

如图2所示，一种相位频率鉴别器包括第一边沿触发模块3、第二边沿触发模块4、第一预置模块5、第二预置模块6、第一输出节点1、第二输出节点2和输出信号比较模块7。第一预置模块5的输出端与第一输出节点1电连接，用于在接收到复位信号rst后对第一输出节点1预置；第二预置模块6的输出端与第二输出节点2电连接，用于在接收到复位信号rst后对第二输出节点2预置。第一边沿触发模块3输入端接有第一输入信号a，输出端与第一输出节点1电连接，用于在第一输出节点1被预置后并在输入的第一输入信号a为下降沿时产生第一输出信号out1；第二边沿触发模块4输入端接有第二输入信号b，输出端与第二输出节点2电连接，用于在第二输出节点2被预置后并在输入的第二输入信号b为下降沿时产生第二输出信号out2。输出信号比较模块7输入端分别与第一输出节点1和第二输出节点2电连接，输出端分别与第一预置模块5和第二预置模块6的输入端电连接，用于检测所述第第一输出节点1和第二输出节点2的信号，并跟据检测结果输出复位信号rst至第一预置模块5和第二预置模块6。

如图3所示，所述第一预置模块5包括第一PMOS管P1和第一NMOS管N1，第一PMOS管P1的源极接有逻辑高电平，第一NMOS管N1源极接有逻辑低电平，第一PMOS管P1栅极接有复位信号rst，第一PMOS管P1的漏极与第一NMOS管N1的栅极相连，第一NMOS管N1的漏极与第一输出节点1电连接。

所述第二预置模块6包括第二PMOS管P2和第二NMOS管N2，第二PMOS管P2的源极接有逻辑高电平，第二NMOS管N2源极接有逻辑低电平，第二PMOS管P2栅极接有复位信号rst，第二PMOS管P2的漏极与第二NMOS管N2的栅极相连，第二NMOS管N2的漏极与第二输出节点2电连接。

所述输出信号比较模块7包括与非门NAND，所述与非门NAND输出端分别与第一PMOS管P1和第二PMOS管P2的栅极相连，所述与非门NAND输出复位信号rst至第一PMOS管P1和第二PMOS管P2的栅极，所述与非门NAND两个输入端分别与第一输出节点1和第二输出节点2电连接。

所述第一边沿触发模块3包括第三NMOS管N3、第三PMOS管P3和第四PMOS管P4，所述第三NMOS管N3栅极接有第一输入信号a，源极与逻辑低电平相连，漏极分别与第一PMOS管P1的漏极、第三PMOS管P3的栅极、第一NMOS管N1的栅极相连；第三PMOS管P3的源极与逻辑高电平相连，漏极与第四PMOS管P4的源极相连；第四PMOS管P4的栅极也接有第一输入信号a，漏极与第一输出节点1电连接。

所述第二边沿触发模块4包括第四NMOS管N4、第五PMOS管P5和第六PMOS管P6，所述第四NMOS管N4栅极接有第二输入信号b，源极与逻辑低电平相连，漏极分别与第二PMOS管P2的漏极、第五PMOS管P5的栅极、第二NMOS管N2的栅极相连；第五PMOS管P5的源极与逻辑高电平相连，漏极与第六PMOS管P6的源极相连；第六PMOS管P6的栅极也接有第二输入信号b，漏极与第二输出节点2电连接。

优选情况下，所述相位频率鉴别器还包括第一缓冲器B1和第二缓冲器B2，所述第一缓冲器B1的输入端与第一输出节点1电连接，所述第二缓冲器B2的输入端与第二输出节点2电连接，所述第一输出信号out1经所述第一缓冲器B1缓冲并由第一缓冲器B1输出第一相位检测信号up，所述第二输出信号out2经所述第二缓冲器B2缓冲并由第二缓冲器B2输出第二相位检测信号dn。此时，与非门NAND的两个输入端可分别直接与第一输出节点1和第二输出节点2相连，也可分别经第一缓冲器B1和第二缓冲器B2与第一输出节点1和第二输出节点2相连。

上述相位频率鉴别器的基本思想是在检测到相位频率差异之前先将第一输出节点1、第二输出节点2预置为逻辑低电平，也就是将第一相位检测信号up和第二相位检测信号dn预置为逻辑低电平，然后检测第一输入信号a和第二输入信号b之间的相位和频率的差异相应产生的第一相位检测信号up和第二相位检测信号dn。图4显示了上述相位频率鉴别器的工作时序图，该相位频率鉴别器的工作过程如下：

相位频率鉴别器是以前一次复位信号rst的结束到下一次复位信号rst的来临为一个工作周期的。在前一次复位信号rst来临时，复位信号rst低电平使得第一PMOS管P1和第二PMOS管P2导通，于是第一PMOS管P1和第二PMOS管P2的漏极被迅速上拉为高电平，进而使得第一NMOS管N1和第二NMOS管N2导通，将第一输出节点1和第二输出节点2拉到低电平，再经过缓冲器同时将第一相位检测信号up和第二相位检测信号dn拉为低电平，整个置位清零工作完成，从而为新的周期开始做好准备。

上述将第一输出节点1和第二输出节点2拉到低电平的过程便是相位频率鉴别器的预放电过程。复位信号rst作用时间极短，使第一PMOS管P1和第二PMOS管P2的漏极被迅速抬高为高电平后，第一PMOS管P1和第二PMOS管P2将截止，这时无论第一输入信号a和第二输入信号b为高或为低都不会影响第一输出节点1和第二输出节点2预放好的低电平。原因在于：若第一输入信号a和/或第二输入信号b为低电平，第三NMOS管N3和/或第四NMOS管N4仍截止，第一PMOS管P1和/或第二PMOS管P2的漏极悬空维持高电平，第一输出节点1和/或第二输出节点2维持低电平；若第一输入信号a和/或第二输入信号b为高电平，第三NMOS管N3和/或第四NMOS管N4导通，第一PMOS管P1和/或第二PMOS管P2的漏极被拉为低电平，从而使得第三PMOS管P3和/或第五PMOS管P5导通，但由于第一输入信号a和/或第二输入信号b为高电平，导致第四PMOS管P4和/或第六PMOS管P6截止，于是第一输出节点1和/或第二输出节点2维持预放电后的低电平状态。

预放电过程完毕后，相位频率鉴别器进入等待状态，等待第一输入信号a或第二输入信号b的下降沿的来临，此时静态功耗为零。假设第一输入信号a下降沿先于第二输入信号b下降沿来临，由于第一输入信号a必然经历了由高电平向低电平(即下降沿)的转换过程。当第一输入信号a为高电平时必然使得第三NMOS管N3导通，则第三NMOS管N3的漏极被拉为低电平，进而使得第三PMOS管P3导通；当第一输入信号a的低电平到来时，第四PMOS管P4导通，于是上拉通路向第一输出节点1开放，第一输出节点1迅速抬升为高电平，经缓冲器缓冲后第一相位检测信号up被抬升为高电平。之后，当第二输入信号b下降沿来临时，经过相似过程后将第二相位检测信号dn抬升为高电平。在这一瞬间，第一相位检测信号up和第二相位检测信号dn同时为高电平，触发与非门NAND产生复位信号rst低电平，从而完成对第一输出节点1和第二输出节点2的预放电工作，同时强制将第一相位检测信号up和第二相位检测信号dn归零，于是电路的下一周期工作过程也将开始。显然，第二输入信号b下降沿先于第一输入信号a下降沿来临时的工作过程亦然。

显然，第一PMOS管P1和第三NMOS管N3、第二PMOS管P2和第四NMOS管N4不会同时导通，原因如下：当第一相位检测信号up和第二相位检测信号dn同时为高电平时才能使得复位信号rst为低电平，当复位信号rst为低电平时，第一PMOS管P1和第二PMOS管P2导通；但此时由于第一相位检测信号up和第二相位检测信号dn同时为高电平，那么对应的第一输入信号a和第二输入信号b同时完成高电平向低电平的转换，此时第三NMOS管N3和第四NMOS管N4截止。

具体实施方式二

如图2所示，一种相位频率鉴别器包括第一边沿触发模块3、第二边沿触发模块4、第一预置模块5、第二预置模块6、第一输出节点1、第二输出节点2和输出信号比较模块7。第一预置模块5的输出端与第一输出节点1电连接，用于在接收到复位信号rst后对第一输出节点1预置；第二预置模块6的输出端与第二输出节点2电连接，用于在接收到复位信号rst后对第二输出节点2预置。第一边沿触发模块3输入端接有第一输入信号a，输出端与第一输出节点1电连接，用于在第一输出节点1被预置后并在输入的第一输入信号a为上升沿时产生第一输出信号out1；第二边沿触发模块4输入端接有第二输入信号b，输出端与第二输出节点2电连接，用于在第二输出节点2被预置后并在输入的第二输入信号b为上升沿时产生第二输出信号out2。输出信号比较模块7输入端分别与第一输出节点1和第二输出节点2电连接，输出端分别与第一预置模块5和第二预置模块6的输入端电连接，用于检测所述第第一输出节点1和第二输出节点2的信号，并跟据检测结果输出复位信号rst至第一预置模块5和第二预置模块6。

如图5所示，所述第一预置模块5包括第一PMOS管P9和第一NMOS管N9，第一NMOS管N9的源极接有逻辑低电平，第一PMOS管P9源极接有逻辑高电平，第一NMOS管N9栅极接有复位信号rst，第一NMOS管N9的漏极与第一PMOS管P9的栅极相连，第一PMOS管P9的漏极与第一输出节点1电连接。

所述第二预置模块6包括第二PMOS管P10和第二NMOS管N10，第二NMOS管N10的源极接有逻辑低电平，第二PMOS管P10源极接有逻辑高电平，第二NMOS管N10栅极接有复位信号rst，第二NMOS管N10的漏极与第二PMOS管P10的栅极相连，第二PMOS管P10的漏极与第二输出节点2电连接。

所述相位频率鉴别器还包括第一反相器I1、第二反相器I2，所述输出信号比较模块7包括与门AND，所述与门AND输出端分别与第一NMOS管N9和第二NMOS管N10的栅极相连，所述第一输出节点1、第二输出节点2分别经所述第一反相器I1、第二反相器I2和与门AND的两个输入端相连，所述第一输出信号out1经所述第一反相器I1反相输出第一相位检测信号up；第二输出信号out2经所述第二反相器I2反相输出第二相位检测信号dn。

所述第一边沿触发模块3包括第七PMOS管P7、第五NMOS管N5和第六NMOS管N6，所述第七PMOS管P7栅极接有第一输入信号a，源极与逻辑高电平相连，漏极分别与第一NMOS管N9的漏极、第一PMOS管P9的栅极、第六NMOS管N6的栅极相连；第六NMOS管N6的源极与逻辑低电平相连，漏极与第五NMOS管N5的源极相连；第五NMOS管N5的栅极也接有第一输入信号a，漏极与第一输出节点1电连接。

所述第二边沿触发模块4包括第八PMOS管P8、第七NMOS管N7和第八NMOS管N8，所述第八PMOS管P8栅极接有第二输入信号b，源极与逻辑高电平相连，漏极分别与第二NMOS管N10的漏极、第二PMOS管P10的栅极、第八NMOS管N8的栅极相连；第八NMOS管N8的源极与逻辑低电平相连，漏极与第七NMOS管N7的源极相连；第七NMOS管N7的栅极也接有第二输入信号b，漏极与第二输出节点2电连接。

上述相位频率鉴别器的基本思想是在检测到相位频率差异之前先将第一输出节点1、第二输出节点2预置为逻辑高电平，也就是将第一相位检测信号up和第二相位检测信号dn预置为逻辑低电平，然后检测第一输入信号a和第二输入信号b之间的相位和频率的差异相应产生的第一相位检测信号up和第二相位检测信号dn。图6显示了上述相位频率鉴别器的工作时序图，该相位频率鉴别器的工作过程如下：

相位频率鉴别器是以前一次复位信号rst的结束到下一次复位信号rst的来临为一个工作周期的。在前一次rst复位信号rst来临时，rst高电平使得第一NMOS管N9和第二NMOS管N10导通，于是第一NMOS管N9和第二NMOS管N10的漏极被迅速下拉为低电平，进而使得第一PMOS管P9和第二PMOS管P10导通，将第一输出节点1和第二输出节点2拉高到高电平，再经过第一反相器I1、第二反相器I2同时将第一相位检测信号up和第二相位检测信号dn拉为低电平，整个置位清零工作完成，从而为新的周期开始做好准备。

上述将第一输出节点1和第二输出节点2拉到高电平的过程便是相位频率鉴别器的预充电过程。复位信号rst作用时间极短，使第一NMOS管N9和第二NMOS管N10的漏吸被迅速拉低为低电平后，第一NMOS管N9和第二NMOS管N10将截止，这时无论第一输入信号a和第二输入信号b为高或为低都不会影响第一输出节点1和第二输出节点2预充好的高电平。原因在于：若第一输入信号a和/或第二输入信号b为高电平，第七PMOS管P7和/或第八PMOS管P8仍截止，第七PMOS管P7和/或第八PMOS管P8的漏极悬空维持低电平，第一输出节点1和/或第二输出节点2维持高电平；若第一输入信号a和/或第二输入信号b为低电平，第七PMOS管P7和/或第八PMOS管P8导通，第七PMOS管P7和/或第八PMOS管P8的漏极被拉为高电平，从而使得第六NMOS管N6和/或第八NMOS管N8导通，但由于第一输入信号a和/或第二输入信号b为低电平，导致第五NMOS管N5和/或第七NMOS管N7截止，于是第一输出节点1和/或第二输出节点2维持预充电后的高电平状态。

预充电过程完毕后，相位频率鉴别器进入等待状态，等待第一输入信号a或第二输入信号b的上升沿的来临，此时静态功耗为零。假设第一输入信号a上升沿先于第二输入信号b上升沿来临，由于第一输入信号a必然经历了由低电平向高电平(即上升沿)的转换过程。当第一输入信号a为低电平时必然使得第七PMOS管P7导通，则第七PMOS管P7的漏极被拉为高电平，进而使得第六NMOS管N6导通；当第一输入信号a的高电平到来时，第五NMOS管N5导通，于是下拉通路向第一输出节点1开放，第一输出节点1迅速北拉低为低电平，经第一反相器I1反相后第一相位检测信号up被抬升为高电平。之后，当第二输入信号b上升沿来临时，经过相似过程后将第二相位检测信号dn抬升为高电平。在这一瞬间，第一相位检测信号up和第二相位检测信号dn同时为高电平，触发与产生复位信号rst高电平，从而完成对第一输出节点1和第二输出节点2的预充电工作，同时强制将第一相位检测信号up和第二相位检测信号dn归零，于是电路的下一周期工作过程也将开始。显然，第二输入信号b上升沿先于第一输入信号a上升沿来临时的工作过程亦然。

上述两种相位频率鉴别器可以直接应用于锁相环或者由锁相环构成的频率合成电路系统中。下面我们给出一个在普通电荷泵式锁相环电路中应用上述两种相位频率鉴别器实例。如图7所示，本发明的相位频率鉴别器对锁定对象信号Vref和VCO压控振荡器输出并经1/16除法器降频16倍后的信号Feedback进行相位频率差异比对。在图8中，以时序图的形式给出了锁相环系统对Vref信号进行锁定的过程。起初，由于VCO振荡器输出频率较低，使得经1/16除法器降频16倍后的信号Feedback信号频率低于Vref信号，于是本发明的相位频率鉴别器就相应产生的第一相位检测信号up信号送往第一电荷泵111，通过第一电荷泵111对Vc节点充电从而抬升Vc电压，控制VCO向更高频率振荡，如果Vc电压过高使得VCO频率经降频后频率高于Vref信号频率，本发明的相位频率鉴别器就相应产生第二相位检测信号dn送往第二电荷泵222，通过第二电荷泵222对Vc节点放电，以降低VCO输出频率。经过这样一系列反复迭代的过程之后，Vref信号与Feedback信号频率十分接近，此时系统进入快速相位锁定阶段。此时，本发明的相位频率鉴别器监测到Vref与Feedback信号之间的细微相位差异，调节电荷泵进而控制VCO进行频率微调，从而最终实现将Vref信号与Feedback信号精确对齐。这时，Vout信号恰好与Vref信号呈16倍频的关系，且实现精准对齐。

通过调节除法器系数，用户就可以满足无所不在的对于产生高精度严密锁定倍频信号的需求。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种相位频率鉴别器，其特征在于：

包括第一、二边沿触发模块，第一、二预置模块，输出信号比较模块和第一、二输出节点；第一预置模块的输出端与第一输出节点电连接，第二预置模块的输出端与第二输出节点电连接，用于在接收到复位信号后对第一、二输出节点预置；第一边沿触发模块输入端用于连接第一输入信号，第一边沿触发模块输出端与第一输出节点电连接，第二边沿触发模块输入端用于连接第二输入信号，第二边沿触发模块输出端与第二输出节点电连接，用于在第一、二输出节点被预置后并在第一、二输入信号为边沿时产生第一、二输出信号；输出信号比较模块输入端分别与第一、二输出节点电连接，输出端分别与第一、二预置模块的输入端电连接，用于检测所述第一、二输出节点的信号，并跟据检测结果输出复位信号至第一预置模块和第二预置模块。

2.根据权利要求1所述的相位频率鉴别器，其特征在于：

所述第一预置模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极用于连接逻辑高电平，所述第一NMOS管源极用于连接逻辑低电平，所述第一PMOS管的栅极与所述输出信号比较模块输出端相连，与所述输出信号比较模块输出端相连的第一预置模块的MOS管的漏极和未与所述输出信号比较模块输出端相连的第一预置模块的MOS管的栅极相连，未与所述输出信号比较模块输出端相连的MOS管的漏极与第一输出节点电连接；

所述第二预置模块包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极用于连接逻辑高电平，所述第二NMOS管源极用于连接逻辑低电平，所述第二PMOS管的栅极与所述输出信号比较模块输出端相连，与所述输出信号比较模块输出端相连的第二预置模块的MOS管的漏极和未与所述输出信号比较模块输出端相连的第二预置模块的MOS管的栅极相连，未与所述输出信号比较模块输出端相连的MOS管的漏极与第二输出节点电连接。

3.根据权利要求1所述的相位频率鉴别器，其特征在于：

所述第一预置模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极用于连接逻辑高电平，所述第二NMOS管源极用于连接逻辑低电平，所述第一NMOS管的栅极与所述输出信号比较模块输出端相连，与所述输出信号比较模块输出端相连的第一预置模块的MOS管的漏极和未与所述输出信号比较模块输出端相连的第一预置模块的MOS管的栅极相连，未与所述输出信号比较模块输出端相连的MOS管的漏极与第一输出节点电连接；

所述第二预置模块包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极用于连接逻辑高电平，所述第二NMOS管源极用于连接逻辑低电平，所述第二NMOS管的栅极与所述输出信号比较模块输出端相连，与所述输出信号比较模块输出端相连的第二预置模块的MOS管的漏极和未与所述输出信号比较模块输出端相连的第二预置模块的MOS管的栅极相连，未与所述输出信号比较模块输出端相连的MOS管的漏极与第二输出节点电连接。

4.根据权利要求2所述的相位频率鉴别器，其特征在于：

所述输出信号比较模块包括与非门，所述与非门输出端分别与第一PMOS管和第二PMOS管的栅极相连，所述与非门两个输入端分别与第一、二输出节点电连接；

所述第一边沿触发模块包括第三NMOS管、第三PMOS管和第四PMOS管，所述第三NMOS管栅极接有第一输入信号，源极与逻辑低电平相连，漏极分别与第一PMOS管的漏极、第三PMOS管的栅极、第一NMOS管的栅极相连；第三PMOS管的源极与逻辑高电平相连，漏极与第四PMOS管的源极相连；第四PMOS管的栅极也接有第一输入信号，漏极与第一输出节点电连接；

所述第二边沿触发模块包括第四NMOS管、第五PMOS管和第六PMOS管，所述第四NMOS管栅极接有第二输入信号，源极与逻辑低电平相连，漏极分别与第二PMOS管的漏极、第五PMOS管的栅极、第二NMOS管的栅极相连；第五PMOS管的源极与逻辑高电平相连，漏极与第六PMOS管的源极相连；第六PMOS管的栅极也接有第二输入信号，漏极与第二输出节点电连接。

5.根据权利要求3所述的相位频率鉴别器，其特征在于：

所述相位频率鉴别器还包括第一、二反相器，所述输出信号比较模块包括与门，所述与门输出端分别与第一NMOS管和第二NMOS管的栅极相连，所述第一输出节点经所述第一反相器和与门第一输入端柜连，所述第二输出节点经所述第二反相器和与门第二输入端相连，所述第一输出信号经所述第一反相器反相输出第一相位检测信号，所述第二输出信号经所述第二反相器反相输出第二相位检测信号；

所述第一边沿触发模块包括第七PMOS管、第五NMOS管和第六NMOS管，所述第七PMOS管栅极接有第一输入信号，源极与逻辑高电平相连，漏极分别与第一NMOS管的漏极、第一PMOS管的栅极、第六NMOS管的栅极相连；第六NMOS管的源极与逻辑低电平相连，漏极与第五NMOS管的源极相连；第五NMOS管的栅极也接有第一输入信号，漏极与第一输出节点电连接；

所述第二边沿触发模块包括第八PMOS管、第七NMOS管和第八NMOS管，所述第八PMOS管栅极接有第二输入信号，源极与逻辑高电平相连，漏极分别与第二NMOS管的漏极、第二PMOS管的栅极、第八NMOS管的栅极相连；第八NMOS管的源极与逻辑低电平相连，漏极与第七NMOS管的源极相连；第七NMOS管的栅极也接有第二输入信号，漏极与第二输出节点电连接。

6.根据权利要求4所述的相位频率鉴别器，其特征在于：

还包括第一、二缓冲器，所述第一缓冲器的输入端与第一输出节点电连接，所述第二缓冲器的输入端与第二输出节点电连接，所述第一输出信号经所述第一缓冲器缓冲并由第一缓冲器输出相位频率鉴别器的第一相位检测信号，所述第二输出信号经所述第二缓冲器缓冲并由第二缓冲器输出相位频率鉴别器的第二相位检测信号。

Images