CN100552958C - 多位非易失性存储器件的操作方法 - Google Patents

多位非易失性存储器件的操作方法 Download PDF

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Abstract

本发明提供了多位非易失性存储器件及其操作方法和制造方法。存储器件包括形成在半导体衬底内的沟道区及与沟道区形成肖特基接触的源极和漏极。而且，中心栅极电极位于沟道区的一部分上，且第一和第二侧壁栅极电极沿着中心栅极电极的外侧形成在沟道区上。第一和第二存储节点形成在沟道区和侧壁栅极电极之间。

Description

多位非易失性存储器件的操作方法
技术领域
本发明涉及半导体存储器件，更具体地，涉及多位非易失性存储(NVM)器件、操作该器件的方法、以及制造该器件的方法。
背景技术
半导体存储器件可广泛存储硬盘中的数据且被分为易失性或者非易失性存储器。当电源被导通时为了执行快速数据处理，诸如DRAM的易失性存储器在诸如计算机的设备中被使用。
然而，代替典型地应用于计算机的DRAM，移动电话和数码相机的增长市场产生了对于具有快速处理速度的非易失性存储器的需求，该存储器可以存储数据而不论电源是否被切断。
快闪存储器(flash memory)是广泛使用的一种非易失性存储器件，具有用于存储电荷的存储节点结构。快闪存储器的两种常用形式为浮置栅极型和具有氧化物/氮化物/氧化物(ONO)结构的SONOS型。在下文中，参照图1描述传统的SONOS型非易失性存储器件。
参照图1，SONOS型非易失性存储器件使用氮化物层120作为存储节点。用于隧穿电荷(tunneling charge)或注入热载流子的氧化物层115设置在氮化物层120和半导体衬底105之间。
阻挡绝缘膜125，例如，硅氧化物层，形成在氮化物层120和控制栅极电极130之间。通过这种结构，作为存储节点的氮化物层120通过氧化物层115和125与半导体衬底105和控制栅极电极130分隔。因此，一旦电荷被存储在氮化物层120内，即使电源被切断也可以被保持。
在这种结构中，通过向控制栅极电极130提供编程电压进行编程来将电荷存储在氮化物层120内。这样，在源极和漏极区110内被加速的电子被激励(energize)然后被注入进氮化物层120。这种方法就是热载流子注入。
另外，根据提供到控制栅极电极130的电压，半导体衬底105的电子通过隧穿(tunneling)可被注入进氮化物层120。
通过提供负电压到控制栅极电极130，或者提供正电压到半导体衬底105，进行从氮化物层120擦除电荷。这时，存储在氮化物层120内的电荷通过隧穿被擦除。
多位SONOS型非易失性存储器目前正在研制中。这种器件利用了存储在氮化物层120内的电荷的局部钉扎(local pinning)。即，当相反的电场施加到源极和漏极区110的两端时，电子可被分别存储在氮化物层120的两端。
然而，使用单氮化物层120的多位操作的问题在于，当栅极长度减少时两处不同的存储电荷不能被区分。另外，存储电荷的混合(mixing)不能完全避免。
发明内容
本发明提供了一种可靠的多位非易失性存储器件。
本发明还提供了多位非易失性存储器件的多位操作方法。
本发明还提供了制造多位非易失性存储器件的方法。
根据本发明的一个方面，提供了一种多位非易失性存储器件，包括形成在半导体衬底内的沟道区。源极和漏极位于半导体衬底的沟道区的每一端并且与沟道区形成肖特基接触，并且中心栅极电极形成在沟道区的一部分上。第一和第二侧壁栅极电极平行于中心栅极电极形成在沟道区上并沿着中心栅极电极的外侧。另外，第一存储节点可形成在沟道区和第一侧壁栅极电极之间，且第二存储节点可形成在沟道区和第二侧壁栅极电极之间。
这里，源极和漏极可由金属硅化物构成。另外，第一绝缘层形成在存储节点和沟道区之间，且第二绝缘层形成在存储节点和侧壁栅极电极之间。
另外，第三绝缘层可形成在中心栅极电极和沟道区之间。第四绝缘层可加在中心栅极电极和侧壁栅极电极之间。
根据本发明的另一方面，提供了包括形成在半导体衬底内的沟道区的多位非易失性存储器件。金属硅化物的源极和漏极形成在沟道区的侧面处的半导体衬底内，且第一绝缘层位于沟道区的一部分上。中心栅极电极位于第一绝缘层上，且第一和第二侧壁栅极电极平行于中心栅极电极形成在沟道区上并沿着中心栅极电极的外侧。第二绝缘层位于侧壁栅极电极和中心栅极电极之间，且第一存储节点形成在第一侧壁栅极电极和沟道之间，和第二存储节点形成在第二侧壁栅极电极和沟道之间。第三绝缘层位于存储节点和侧壁栅极电极之间，且第四绝缘层位于存储节点和沟道之间。这时，存储节点由硅氮化物层构成。
根据本发明的又一方面，提供了一种编程使用前面的器件的多位非易失性存储器件的方法。这里，当第一和第二侧壁栅极电极被设为第一和第二字线且源极和漏极接地后，编程电压选择性地提供给至少一条字线。这样，电荷存储在对应于所选择的字线的存储节点内。
这时，沟道区可用n型杂质掺杂，且编程电压为正。或者，沟道区可用p型杂质掺杂，且编程电压可以为负。
根据本发明的又一方面，提供一种擦除使用前面的器件的多位非易失性存储器件的方法。这里，当第一和第二侧壁栅极电极被设为第一和第二字线且源极和漏极接地后，擦除电压选择性地提供给至少一条字线。这样，存储在对应于所选择的字线的存储节点内的电荷被擦除。
根据本发明的另一方面，提供一种读出存储在使用前面器件的存储节点内的电荷的方法。这里，中心栅极电极被选择且被提供开启电压，且在漏极和源极之间二者择之地提供正电压和负电压。这样，电流的数量和方向用于确定电荷是否被存储在该存储节点内。
这时，沟道区可用n型杂质掺杂，且开启电压为正。另外，沟道区可用p型杂质掺杂，且开启电压可以为负。
根据本发明的另一方面，提供了一种制造多位非易失性存储器件的方法，包括将杂质掺杂进半导体衬底从而形成沟道区。当在沟道区的一部分上形成第一绝缘层后，中心栅极电极层形成在第一绝缘层上。接着，中心栅极电极层和第一绝缘层被构图从而形成第一绝缘膜和中心栅极电极。第二绝缘层形成在包括中心栅极电极的所得结构上，且存储节点层形成在第二绝缘层上。当在存储节点上形成第三绝缘层后，侧壁栅极电极层形成在第三绝缘层上。通过顺序各向异性蚀刻侧壁栅极电极层、第三绝缘层、存储节点层及第二绝缘层，第一和第二侧壁栅极电极沿着中心栅极电极两侧形成。接着，金属硅化物形成在位于侧壁栅极电极外侧的沟道区内，由此形成源极和漏极。
这里，形成金属硅化物包括形成金属层、进行热处理及进行选择性的湿法蚀刻。
附图说明
通过参照下述附图详细描述示例性实施例，本发明的上述和其他特征及优势将变得更加显而易见，其中：
图1是传统SONOS型非易失性存储器件的截面图；
图2是依照本发明的实施例的多位非易失性存储器件的截面图；
图3是截面图，示出了依照本发明的实施例的多位非易失性存储器件及它的连接端口(connection port)；
图4到6绘制能带，用于示出依照本发明的实施例的多位非易失性存储器件的读出(readout)操作；及
图7到12是截面图，示出制造依照本发明的实施例的多位非易失性存储器件的方法。
具体实施方式
现在将参照附图更全面地描述本发明。然而，本发明能够以许多不同形式实施，且不应解释为局限于下面阐述的实施例；相反，提供这些实施例是使得本公开将更彻底和完善，且向本领域技术人员更充分表达本发明的概念。在图中，为清晰起见，层和区的厚度被放大。
图2是截面图，示出了依照本发明的实施例的多位非易失性存储器件。
参照图2，多位非易失性存储器件200包括一对相互分离的存储节点240a和240b。并且，一对侧壁栅极电极250a和250b分别设置在存储节点240a和240b之上。存储节点240a和240b存储电荷。
隧穿绝缘层235a和235b分别位于存储节点240a和240b中的一个与半导体衬底例如硅衬底的沟道区210之间。电荷通过隧穿过隧穿绝缘层235a和235b在沟道区210和存储节点240a和240b之间迁移。因为这个原因，隧穿绝缘层235a和235b优选地具有在工作电压下允许电荷隧穿的厚度。
另外，阻挡绝缘膜245a设置在存储节点240a和侧壁栅极电极250a之间。阻挡绝缘膜245b设置在存储节点240b和侧壁栅极电极250b之间。存储节点240a和240b通过阻挡绝缘膜245a和245b分别与侧壁栅极电极250a和250b绝缘。
更具体地，存储节点240a和240b可由硅氮化物层构成。这时，隧穿绝缘层235a和235b及阻挡绝缘膜245a和245b可由硅氧化物层构成。因此，侧壁栅极电极250a和250b与沟道区210之间的绝缘层具有氧化物层/氮化物层/氧化物层的ONO结构。
因此，从沟道区210到左侧壁栅极电极250a构成左SONOS结构，且从沟道区210到右侧壁栅极电极250b形成右SONOS结构。因此，两个SONOS结构设置在非易失性存储器件200的单个单元内，因此，制备用于多位操作的存储结构。这时，沟道区可用n型杂质或p型杂质掺杂。
如图2所示，中心栅极电极230设置在两个侧壁栅极电极250a和250b之间。另外，栅极绝缘层225设置在中心栅极电极230和沟道区210之间。通过施加高于阈值电压的电压到中心栅极电极230，可以控制通过沟道区210的中心的电流。
更详细地，中心栅极电极230包括多晶硅，且栅极绝缘层225可由硅氧化物层构成。两侧壁栅极电极250a和250b可包括多晶硅。
优选地，如图2所示，隧穿绝缘层235a和235b、存储节点240a和240b、及阻挡绝缘膜245a和245b在中心栅极电极230与侧壁栅极电极250a和250b之间延伸，因此构成间隔层结构(spacer structure)。
源极255和漏极260设置在沟道区210的外侧。这时，源极255和漏极260与沟道区形成肖特基接触(Schottky contact)，这不同于传统的结构。更具体地，源极255和漏极260可由金属硅化物构成。
金属硅化物可以是从由硅化钛、硅化钴、硅化钨、硅化镍及硅化铂组成的组中选定的任何一种材料。这样的金属硅化物与沟道区210的硅形成肖特基接触。
下面，将描述非易失性存储器件200的多位操作。
图3是依照本发明的实施例的多位非易失性存储器件及它的连接端口(port)的截面图。
参照图3，源极电压Vs提供到源极255，且漏极电压Vd提供到漏极260。栅极电压Vg提供到中心栅极电极230，控制栅极电压Vsg1提供到左侧壁栅极电极250a，另一个控制栅极电压Vsg2提供到右侧壁栅极电极250b。这时，半导体衬底205是接地的，尽管图中未示出。
这里，所提供电压的极性根据沟道区210是用n型杂质还是p型杂质掺杂而改变。因此，每种情况将被分别描述。
下面[表1]示出了用于n型沟道的编程。
[表1]
  V<sub>sg1</sub>   V<sub>sg2</sub>   V<sub>g</sub>   V<sub>s</sub>   V<sub>d</sub>
  (1，1)   +   +   0   0   0
  (1，0)   +   0   0   0   0
  (0，1)   0   +   0   0   0
  (0，0)   0   0   0   0   0
参照[表1]，相对于沟道区(图3的210)高于阈值电压的正(+)电压提供到Vsg1或Vsg2，从而在存储节点(图3中的240a和240b)内选择性地存储电荷，由此对单元编程。
这里，状态“1”表示存储节点处于编程状态，且“0”表示擦除状态。例如，(1，1)表示存储节点240a和240b两者都被编程。(1，0)表示左存储节点240a被编程且右存储节点240b被擦除。特别地，在n型沟道情形中，存储的电子产生“1”，而存储的空穴产生“0”。
这时，优选地，Vg、Vs和Vd没有供应电压或者被接地。因此，没有招致源极(图3的255)和漏极(图3的260)之间的电流流动，根据沟道区210和侧壁栅极电极250a和250b之间提供的电压，沟道区210的电荷，即电子，通过隧穿迁移到存储节点240a和240b。
[表2]示出了用于n型沟道区的擦除到状态(0，0)。
[表2]
  V<sub>sg1</sub>   V<sub>sg2</sub>   V<sub>g</sub>   V<sub>s</sub>   V<sub>d</sub>
  (1，1)   -   -   0   0   0
  (1，0)   -   0   0   0   0
  (0，1)   0   -   0   0   0
  (0，0)   0   0   0   0   0
参照[表2]，相对于沟道区(210)高于阈值电压的负(-)电压提供到Vsg1或Vsg2，从而选择性地擦除存储在存储节点(240a和240b)内的电荷。
这里，低于沟道区210的电压的负擦除电压提供到侧壁栅极电极250a和250b，因此擦除了存储在存储节点240a和240b内的电荷。
例如，为了从状态(1，0)擦除到状态(0，0)，擦除电压只提供到左侧壁栅极电极250a。这时，Vg、Vs和Vd没有供应电压或者被接地。
[表3]表示用于n型沟道的读出操作。
[表3]
  V<sub>g</sub>   V<sub>s</sub>   V<sub>d</sub>   I<sub>s</sub>   I<sub>d</sub>
  (1，1)   +   +   0   0   0
  (1，1)   +   0   +   0   0
  (1，0)   +   +   0   +   -
  (1，0)   +   0   +   0   0
  (0，1)   +   +   0   0   0
  (0，1)   +   0   +   -   +
  (0，0)   +   +   0   +   -
  (0，0)   +   0   +   -   +
参照[表3]，高于阈值电压的正(+)电压，即开启电压，提供到Vg，且另一电压二中择一地提供到Vs和Vd，以读出各个状态。这时，各个状态可通过检查源极255和漏极260之间的电流Is和Id的数量和方向而读出。这时，参考字符Is和Id的极性表示电流方向。另外，优选地Vsg1和Vsg2浮置或接地。
如[表3]所示，源极255和漏极260之间的双向电流组合在一一对应的基础上对应于各状态。例如，在状态(1，1)下，与提供到Vs或Vd的正电压无关，没有电流流过。在状态(0，1)下，当正电压提供到Vs时没有电流流过，但是当正电压提供到Vd时电流从漏极260流向源极255。
下面，参照图4到6绘出的能带，将以读取状态(1，0)的过程作为例子说明读出操作。本领域技术人员参考该例子容易理解其他状态。
这里，左边表示源极(图3的255)和沟道区(图3的210)之间的能带，且右边表示漏极(图3的260)和沟道区(图3的210)之间的能带。另外，附图标记Ef表示费米能，Ec表示导带能，且Ev表示价带能。
图4示出了读出状态(1，0)之前的能带。
参照图4，在状态(1，0)中，电子存储在左存储节点(图3的240a)内，且空穴存储在右存储节点(图3的240b)内。
因此，如图4的左图所示，接触源极255的沟道区210处于耗尽状态，且肖特基势垒变得升高。而且，如图4的右图所示，接触漏极260的沟道区210处于积累状态(accumulation state)，且肖特基势垒降低了。这时，根据存储的电子和空穴的数量，Ef相对被确定了。
图5表示状态(1，0)中当正电压提供到Vs时的能带。
参照图5，因为正电压提供到源极255，图4所示的能带图改变了。即，当正电压提供到源极255时，源极255与沟道区210的肖特基势垒降低了。
而且，尽管漏极260是接地的，右存储节点240b存储空穴。因此，效果如同右侧壁栅极电极250b被提供正电压。因此，接触漏极260的沟道区210处于积累状态，这依次降低了肖特基势垒。
这时，开启电压施加到中心栅极电极(图3的230)。由此，中心栅极电极230下面的沟道区210处于反型状态(inversion state)，以允许电流流动。这样，电流可以流过源极255和沟道区210之间的结、沟道区210及沟道区210和漏极260之间的结。换句话说，如[表3]所示，电流从源极255流向漏极260。
图6表示状态(1，0)下正电压提供到Vd时的能带。
参照图6，当正电压提供到漏极260时，如右图所示接触漏极260的沟道区210处于积累状态，反过来降低了肖特基势垒。即，电流可以流过漏极260和沟道区210之间的结区。
然而，如图6的左图所示，源极255接地，与图4所示进行读出之前一样。即，电子存储在左存储节点240a内，于是沟道区210处于耗尽状态。因此，肖特基势垒提高了。因此，没有电流流过源极255和沟道区210之间的结区。
这时，阈值电压提供给中心栅极电极230以使沟道区210反型(invert)，由此允许电流流动。然而，因为电流不能流过源极255和沟道区210之间的结，如[表3]所示源极255和漏极260之间没有电流流动。
读出操作已使用状态(1，0)作为例子进行了描述。因此，使用类似的原理以及参照表3和图4到6，很明显本领域普通技术人员很容易推断其他状态。
另一方面，当沟道区(图3的210)是p型沟道，参照表3及图4到6中的n型状态，本发明可由本领域普通技术人员容易地进行改动。在这种情形下，极性全部与n型中的极性相反。例如，对p型沟道，[表3]的所有正电压当编程时变成负电压。因此，负电压提供给侧壁栅极电极(图3的250a和250b)，其将进行与沟道区(图3的210)有关的编程。另外，当擦除时[表4]的所有负电压都变成正电压。换句话说，相对于沟道区210的正电压提供给侧壁栅极电极250a和250b，其将进行与沟道区210有关的擦除。
p型沟道的读出操作可参照[表6]。这时，中心栅极电极(图3的230)被提供高于阈值电压的负电压，即开启电压。另外，所选择的源极255和漏极260被提供负电压而不是正电压。由此，在源极255和漏极260之间流动的电流被反向。
如上所述，依照本发明的多位非易失性存储器件200允许两个存储节点240a和240b分别单独编程及擦除。因此，2位或更多位的多位操作可仅利用多位非易失性存储器件200的单个单元而执行。
另外，多位非易失性存储器件200通过改变肖特基势垒能够进行稳定的读出操作，因为电压在源极255和漏极260之间提供。这时，中心栅极电极230被选择性地开启，于是可从单元阵列中选择单列或行的单元。
图7到12是截面图，示出了制造依照本发明的实施例的多位非易失性存储器件的方法。
参照图7，沟道区310通过掺杂半导体衬底305的表面区形成。参照图8，栅极绝缘层325’和中心栅极电极层330’形成在沟道区310上。这时，栅极绝缘层325’优选地是硅氧化物层。硅氧化物层可通过氧化半导体衬底305的硅而形成。而且，中心栅极电极层330’可为多晶硅层或包括多晶硅的复合层(composite layer)。
参照图9，中心栅极电极层330’和栅极绝缘层325’被构图，因此形成中心栅极电极330和栅极绝缘层325。构图可使用光刻和蚀刻进行。
参照图10，隧穿绝缘层335、存储节点层340、阻挡绝缘膜345及侧壁栅极电极层350顺序地形成在包括中心栅极电极330的所得结构上。这时，隧穿绝缘层335和阻挡绝缘膜345每个可以是硅氧化物层。
存储节点层340可为硅氮化物层。硅氧化物层和硅氮化物层可通过化学气相沉积(CVD)形成。优选地，侧壁栅极电极层350是多晶硅层或包括多晶硅的复合层。
参照图11，侧壁栅极电极层350、阻挡绝缘膜345、存储节点层340及隧穿绝缘层335顺序地被各向异性地蚀刻。由此，侧壁栅极电极350a和350b沿着中心栅极电极330的侧壁形成为间隔层(spacer)。因此，侧壁栅极电极350a和350b可以不需要昂贵的构图而形成。
这时，阻挡绝缘膜345a、存储节点340a及隧穿绝缘层335a介于左侧壁栅极电极350a和中心栅极电极330之间，且介于左侧壁栅极电极350a和沟道区310之间。
类似地，阻挡绝缘膜345b、存储节点340b及隧穿绝缘层335b介于右侧壁栅极电极350b和中心栅极电极330之间，且介于右侧壁栅极电极350b和沟道区310之间。
参照图12，源极355和漏极360形成在沟道区310的两端。这时，源极355和漏极360可由金属硅化物构成。
形成金属硅化物可包括形成金属层、热处理及选择性湿法蚀刻。这时，金属层可为选自钛层、钴层、钨层、镍层及铂层中的任意一种。而且，根据构成金属层的物质，湿法蚀刻之后可增加热处理。
此后，如本领域熟知的那样进行互连。由此，完成了多位非易失性存储器件的制造。
虽然本发明参照其示例性实施例被特别地示出和描述，本领域的普通技术人员可以理解，在不脱离所附权利要求定义的本发明的精神和范围的情况下，可以做形式和细节上的各种改变。

Claims (12)

1.一种对多位非易失性存储器件编程的方法，
该多位非易失性存储器件包括：
形成在半导体衬底内的沟道区；
源极和漏极，其位于所述半导体衬底的所述沟道区的每一端处，并且与所述沟道区形成肖特基接触；
形成在所述沟道区的一部分上的中心栅极电极；
平行于所述中心栅极电极在所述沟道区上并沿着所述中心栅极电极的外侧形成的第一和第二侧壁栅极电极；及
形成在所述沟道区和所述第一侧壁栅极电极之间的第一存储节点及形成在所述沟道区和所述第二侧壁栅极电极之间的第二存储节点，
其中当所述第一和第二侧壁栅极电极被设为第一和第二字线且所述源极和所述漏极接地后，编程电压选择性地提供给至少一条字线，从而在对应于所选择的字线的存储节点内存储电荷。
2.如权利要求1的方法，其中所述中心栅极电极接地。
3.如权利要求1的方法，其中所述沟道区用n型杂质掺杂，且所述编程电压为正。
4.如权利要求1的方法，其中所述沟道区用p型杂质掺杂，且所述编程电压为负。
5.一种擦除多位非易失性存储器件的方法，
该多位非易失性存储器件包括：
形成在半导体衬底内的沟道区；
源极和漏极，其位于所述半导体衬底的所述沟道区的每一端处，并且与所述沟道区形成肖特基接触；
形成在所述沟道区的一部分上的中心栅极电极；
平行于所述中心栅极电极在所述沟道区上并沿着所述中心栅极电极的外侧形成的第一和第二侧壁栅极电极；及
形成在所述沟道区和所述第一侧壁栅极电极之间的第一存储节点及形成在所述沟道区和所述第二侧壁栅极电极之间的第二存储节点，
其中当所述第一和第二侧壁栅极电极被设为第一和第二字线且所述源极和所述漏极接地后，擦除电压选择性地提供给至少一条字线，从而从对应于所选择的字线的存储节点擦除电荷。
6.如权利要求5的方法，其中所述中心栅极电极接地。
7.如权利要求5的方法，其中所述沟道区用n型杂质掺杂，且所述擦除电压为负。
8.如权利要求5的方法，其中所述沟道区用p型杂质掺杂，且所述擦除电压为正。
9.一种读出多位非易失性存储器件的存储节点内的电荷的方法，
该多位非易失性存储器件包括：
形成在半导体衬底内的沟道区；
源极和漏极，其位于所述半导体衬底的所述沟道区的每一端处，并且与所述沟道区形成肖特基接触；
形成在所述沟道区的一部分上的中心栅极电极；
平行于所述中心栅极电极在所述沟道区上并沿着所述中心栅极电极的外侧形成的第一和第二侧壁栅极电极；及
形成在所述沟道区和所述第一侧壁栅极电极之间的第一存储节点及形成在所述沟道区和所述第二侧壁栅极电极之间的第二存储节点，
其中所述中心栅极电极被选定且提供有开启电压，且在所述漏极和所述源极之间二中择一地供给正电压和负电压，从而电流的数量和方向用于确定电荷是否存储在所述存储节点内。
10.如权利要求9的方法，其中所述侧壁栅极电极接地。
11.如权利要求9的方法，其中所述沟道区用n型杂质掺杂，且所述开启电压为正。
12.如权利要求9的方法，其中所述沟道区用p型杂质掺杂，且所述开启电压为负。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618877B1 (ko) * 2004-11-19 2006-09-08 삼성전자주식회사 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법
US7928005B2 (en) * 2005-09-27 2011-04-19 Advanced Micro Devices, Inc. Method for forming narrow structures in a semiconductor device
KR100745766B1 (ko) * 2006-06-23 2007-08-02 삼성전자주식회사 네 개의 스토리지 노드막을 구비하는 비휘발성 메모리 소자및 그 동작 방법
US20080191285A1 (en) * 2007-02-09 2008-08-14 Chih-Hsin Ko CMOS devices with schottky source and drain regions
KR20090115288A (ko) * 2008-05-01 2009-11-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR100986048B1 (ko) 2008-09-30 2010-10-08 한국과학기술원 비휘발성 메모리 소자 및 그 제조방법
KR101074015B1 (ko) * 2009-09-22 2011-10-17 고려대학교 산학협력단 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법
KR101105645B1 (ko) 2010-02-05 2012-01-18 국민대학교산학협력단 나노입자계 비휘발성 메모리 소자의 동작방법 및 제조방법
US9608119B2 (en) * 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
TWI456703B (zh) * 2011-06-03 2014-10-11 Univ Nat Sun Yat Sen 垂直式多位元ｓｏｎｏｓ記憶體元件及其製造方法
KR102415409B1 (ko) * 2015-09-09 2022-07-04 에스케이하이닉스 주식회사 이피롬 셀 및 그 제조방법과, 이피롬 셀 어레이
CN115207129B (zh) * 2022-09-09 2022-12-06 深圳芯能半导体技术有限公司 一种侧壁栅抗负压的双沟槽碳化硅mosfet及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091101A (en) * 1998-03-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Multi-level flash memory using triple well
JP4058232B2 (ja) * 2000-11-29 2008-03-05 株式会社ルネサステクノロジ 半導体装置及びｉｃカード
JP3659205B2 (ja) 2001-08-30 2005-06-15 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその駆動方法
KR100617266B1 (ko) * 2001-11-21 2006-08-31 샤프 가부시키가이샤 반도체 기억장치, 그 제조방법 및 동작방법, 및휴대전자기기
JP3821032B2 (ja) 2002-03-20 2006-09-13 セイコーエプソン株式会社 ファイルストレージ型不揮発性半導体記憶装置
US6689688B2 (en) * 2002-06-25 2004-02-10 Advanced Micro Devices, Inc. Method and device using silicide contacts for semiconductor processing
US6916702B2 (en) * 2003-07-28 2005-07-12 Vanguard International Semiconductor Corporation Gate process and gate structure for an embedded memory device
US7052947B2 (en) 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
KR100539158B1 (ko) * 2004-04-20 2005-12-26 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트간 유전막 형성 방법
KR100618877B1 (ko) * 2004-11-19 2006-09-08 삼성전자주식회사 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법

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