CN100527921C - 多层基板的制造方法 - Google Patents

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Abstract

一种多层基板的制造方法，其抑制层之间的相位置对齐置的偏移，精度良好地形成将层彼此间电气连接的部位的位置。本发明的多层基板的制造方法，形成为将构图导电膜(13)而形成的配线层(14)隔着绝缘层(12)层积，首先在层积的导电膜(13)上设置确认孔(14)，识别该确认孔(14)的位置后，进行第二层及其以后的配线层(18)的构图的结构。另外，在本发明中，使用确认孔，形成连接配线层之间的连接部。

Description

多层基板的制造方法
技术领域
本发明涉及一种多层基板的制造方法，特别是涉及一种可以提高各配线层之间的位置精度的多层基板的制造方法。
背景技术
伴随着电子机器的小型化和高功能化，在收纳于其内部安装基板中，多层配线结构成为主流。参照图9，说明多层配线基板的制造方法的一例(特开2003-324263号公报)
首先，参照图9(A)，将第一导电箔101A和第二导电箔101B粘接在由树脂等绝缘性材料构成的基材100的表面和背面。
下面，参照图9(B)，通过进行第一导电箔101A和第二导电箔101B的选择性蚀刻，形成第一配线层102A和第二配线层102B。另外，隔着绝缘层103A层积配线层，得到如图9(C)所示的多层配线结构。在此，连接部104是用于将各配线层之间电气连接的部位。
但是，在上述方法中，存在配线层之间位置产生误差的问题。另外，难以精度良好地形成连接层之间的连接部104。现在，对小型化及高功能化的要求越来越高，故图案变得越来越微细，随之连接层之间的连接部及各配线层之间的位置精度都要求严格的精度。
发明内容
本发明是鉴于上述问题而发明的，本发明的主要目的在于提供一种多层基板的制造方法。该方法抑制层之间的相位置对齐置的偏移，精度良好地形成电连接层之间的连接部的位置。
本发明的多层基板的制造方法，在由片状的绝缘材料构成的芯部的两侧形成多层经由绝缘材料被绝缘的由配线及/或电极构成的配线层，其特征在于，包括如下的工序：设置确认部分，该确认部分垂直地贯通上述芯部以及形成在上述芯部的两面的、作为第一层的配线层的导电膜，并且确认部分的侧壁被上述导电膜覆盖；以上述第一层的上述确认部分为基准构图第二层及其以后的配线层，在上述构图第二层及其以后的配线层的工序中，在除去上述绝缘材料而使上述确认部分露出之后，以上述确认部分为基准构图。
另外，本发明的多层基板的制造方法，其特征在于，除去形成于上述确认部分的上层的上述绝缘材料及上述导电膜，以将上述确认部分作为基准使用。
另外，本发明的多层基板的制造方法，其特征在于，上述确认部分从上方看为圆形。
另外，本发明的多层基板的制造方法，其特征在于，形成为确认部分的上述导电膜的位置使用X线来识别。
另外，本发明的多层基板的制造方法，其特征在于，包括以下的工序：准备在作为芯的第一绝缘膜的两主表面上层积有第一导电膜的片；穿设垂直地贯通上述片的圆柱状的确认孔；以上述确认孔为基准蚀刻与第一连接部对应的上述两个第一导电膜并除去露出的上述第一绝缘膜而设置第一通孔；在上述第一通孔及上述第一导电膜的表面形成导电覆膜；以上述确认孔为基准，构图上述两个第一导电膜形成第一配线层；在上述片的两面隔着第二绝缘膜形成第二导电膜；通过部分地除去上述第二绝缘膜及上述第二导电膜，使上述确认孔露出；以露出的上述确认孔为基准，蚀刻与第二连接部对应的上述第二导电膜并除去露出的上述第二导电膜而设置第二通孔；在上述第二通孔及上述两个第二导电膜形成导电覆膜；以上述确认孔为基准构图第二导电膜形成第二配线层。
另外，本发明的多层基板的制造方法，其特征在于，位于上述第二导电膜的下方的上述确认孔，使用X线识别。
另外，本发明的多层基板的制造方法，其特征在于，形成上述确认孔的第一配线层，在上述确认孔的周围形成为锷状，向该锷状的上述第一配线层的内侧照射激光，除去上述第二绝缘膜。
附图说明
图1(A)是表示本发明的多层基板的制造方法的平面图，图1(B)是表示本发明的多层基板的制造方法的剖面图，图1(C)是表示本发明的多层基板的制造方法的剖面图，图1(D)是表示本发明的多层基板的制造方法的剖面图，图1(E)是表示本发明的多层基板的制造方法的剖面图，图1(F)是表示本发明的多层基板的制造方法的剖面图；图2(A)是表示本发明的多层基板的制造方法的平面图，图2(B)是表示本发明的多层基板的制造方法的剖面图，图2(C)是表示本发明的多层基板的制造方法的剖面图，图2(D)是表示本发明的多层基板的制造方法的剖面图；图3(A)是表示本发明的多层基板的制造方法的平面图，图3(B)是表示本发明的多层基板的制造方法的剖面图，图3(C)是表示本发明的多层基板的制造方法的剖面图，图3(D)是表示本发明的多层基板的制造方法的剖面图；图4(A)是表示本发明的多层基板的制造方法的剖面图，图4(B)是表示本发明的多层基板的制造方法的剖面图，图4(C)是表示本发明的多层基板的制造方法的概念图；图5(A)是表示本发明的多层基板的制造方法的平面图，图5(B)是表示本发明的多层基板的制造方法的剖面图，图5(C)是表示本发明的多层基板的制造方法的剖面图；图6(A)是表示本发明的多层基板的制造方法的剖面图，图6(B)是表示本发明的多层基板的制造方法的概念图；图7(A)是表示本发明的多层基板的制造方法的平面图，图7(B)是表示本发明的多层基板的制造方法的剖面图，图7(C)是表示本发明的多层基板的制造方法的剖面图，图7(D)是表示本发明的多层基板的制造方法的剖面图；图8(A)是说明采用由本发明的多层基板的制造方法制造的结构的剖面图，图8(B)是采用由本发明的多层基板的制造方法制造的结构的剖面图；图9(A)是表示现有的多层基板的制造方法的剖面图，图9(B)是表示现有的多层基板的制造方法的剖面图，图9(C)是表示现有的多层基板的制造方法的剖面图。
具体实施方式
参照附图说明本发明的多层基板的制造方法。本实施例的多层配线是指两层以上的配线结构，适合用于具有多层配线的基板或封装件而安装电路装置的多层基板等。
本实施例的多层基板的制造方法中，该方法通过构图导电膜13将形成的配线层18隔着绝缘膜12层积，形成最初在层积的导电膜13上设置确认孔14，识别该确认孔14的位置后，进行第二层及其以后的配线层18的构图。进一步，在本实施例中，使用该确认孔(确认部分)形成连接配线层之间的连接部16。下面详细说明。
参照图1，说明在层积片上形成确认孔14的工序。图1(A)是本工序的层积片10的平面图，图1(B)～图1(F)是各工序的层积片10的剖面图。
参照图1(A)和图1(B)详细说明本实施例中使用的层积片10。层积片10是将第一和第二导电膜13A、13B粘接在构成芯的第一绝缘膜12A的两面上的结构。第一绝缘膜12A的材料可选择热塑性树脂或热固性树脂中的任一种。并且，考虑到热传递性等，可将无机添加料混入树脂中。另外，为提高整体的强度，第一绝缘膜12A可为包含玻璃布的结构，也可为向玻璃布中混入无机添加料的结构。可使第一绝缘膜12A的膜厚为50微米左右。
第一和第二导电膜13A、13B的材料，可整体采用以铜为主材料的金属。在本实施例中，采用压延后的铜箔作为第一和第二导电膜13A、13B的材料。另外，两导电箔的厚度可为10微米左右。另外，两导电膜可通过镀敷法、蒸镀法或喷溅法直接由第一绝缘膜12A覆盖，或粘接通过压延法和/或镀敷法形成的金属箔。
另外，参照图1(A)，详细说明层积片10。在层积片10上形成多个构成一个多层基板区域的单元11。在此，配置成矩阵状的四个单元11形成在层积片10上。在此，单元11呈矩形的平面形状，但也可为其他形状的单元11。
参照图1(C)，设置确认孔14以贯通层积片10。该确认孔14是在进行第二层及其以后的构图时用于进行位置对齐的确认部分。
另外，该确认孔14也在形成电连接配线层13之间的连接部16时使用。该确认孔14的形成可由钻进行的钻孔形成，另外，可在由蚀刻除去确认孔14的形成区域的两导电箔13后，由激光除去露出的绝缘膜。本工序中形成的确认孔14的直径例如为0.15mm左右。
参照图1(A)详细说明形成确认孔14的位置。在此，在各单元11的外侧的附近形成有确认孔14。另外，通过在各单元11上设置多个确认孔14，可提高使用确认孔14的位置对齐的精度。在此，每个单元11的四边附近设有四个确认孔14，该确认孔14的个数是任意的。例如，每个单元11也可分别形成两个确认孔14。另外，形成在一个层积片10上的确认孔14的个数可在2个～100个的范围内变化。
参照图1(D)，通过局部除去第一导电膜13A形成露出第一绝缘膜12A的露出部15。在此，在各单元11的内部形成露出部15。该除去识别设置在各单元11上的确认孔14的轮廓，然后识别中心点的位置。由于确认孔14的形状是圆的，故即使圆的大小不同其中心也是一致的。
参照图1(E)，通过除去从露出部15露出的第一绝缘膜12A，形成通孔15A。可用激光进行第一绝缘膜12A的除去。进行该通过激光的除去直到第二导电膜13B的表面在通孔15A的底部露出。在此使用的激光优选二氧化碳激光。另外，通孔15A的底部存在残渣的情况下，以高锰酸钠、过硫酸氨等进行湿蚀刻除去该残渣。
参照图1(F)，通过实施镀敷处理形成电连接第一导电膜13A和第二导电膜13B的第一连接部16A。更具体地，在包含通孔15A的第一导电膜13A的整个面上通过形成镀敷膜形成第一连接部16A。该镀敷膜由非电解镀敷和电解镀敷两者形成，在此，通过非电解镀敷在至少包含通孔15A的第一导电膜13A的整个面上形成大约2μm的Cu。由此，由于第一导电膜13A和第二导电膜13B电气导通，故再次以这两个导电膜为电极进行电解镀敷，镀敷大约20μm的Cu。由此，通孔15A由Cu掩埋，形成第一连接部16A。另外，若进行所谓的填充镀敷(フイリングメツキ)，则可仅选择性地埋设通孔15A。另外，镀敷膜在此采用了Cu，但也可采用Au、Ag、Pd等。另外可通过使用掩模进行局部镀敷，仅在通孔15A部分形成镀敷膜。
另外，根据本工序，由镀敷膜构成的金属膜17也在确认孔14的内壁形成。该金属膜17在确认孔14的内壁上以均一的膜厚形成。因此，因金属膜17的粘附，确认孔14的剖面尽管面积变小但圆形的剖面形状得以保证。
下面，参照图2，说明进一步在层积片10上层积导电膜13的工序。图2(A)是本工序的层积片10的平面图，图2(B)～图2(D)是各步骤的层积片10的剖面图。
参照图2(B)，通过蚀刻第一和第二导电膜13A、13B，形成第一和第二配线层18A、18B。这是通过使用蚀刻抗蚀剂选择性地蚀刻各导电膜而进行的。在本工序中在进行蚀刻抗蚀剂的曝光时，进行确认孔14的位置的识别，进行层积片10与曝光掩模的相对位置对齐。即使确认孔14的尺寸小也为圆形，故其中心点与上次的位置对齐一致，识别其中心点而位置对齐。
因此，可精度良好地进行位置对齐。另外，在本工序中，用于以X线进行识别的识别部20也通过蚀刻形成。该识别部20为X线识别装置可识别的形状即可，四边形、圆形、十字等形状均可。另外，其位置可在任何位置，但一般在单元的周围。参照图2(C)，接着，隔着绝缘膜使导电膜粘接在层积片10的两主表面上。具体地，在层积片10的表面上隔着第二绝缘膜12B层积第三导电膜13C。并且，在层积片10的背面，隔着第三绝缘膜12C层积第四导电膜13D。这些导电膜13的层积可通过真空冲压进行。在本工序中，树脂也填充在确认孔14中。在本工序中，作为两绝缘层可采用半固化浸胶物。半固化浸胶物(pre-preg)是指在由玻璃纤维构成的纺织物中浸渍环氧树脂等而成的物质。
参照图2(D)，接着，钻孔导孔19以贯通层积片10。具体地，参照图2(A)，在层积片10的四边附近的四个位置钻设导孔19。导孔19的钻孔可由蚀刻与激光的组合或钻进行。在此，用于确定导孔19的位置，进行图2(C)所示的识别部20的位置的识别。该识别部20对应于导孔19形成的位置设置。另外，识别部20由第一配线层18A的一部分构成。导孔19的直径可为从几十微米到2mm左右的范围。
在本工序中，由于识别部20由上层的第三导电膜13C覆盖，故可视光线不能识别其位置。由此，识别部20的位置识别进行X线等的照射，将钻位置对齐而进行开设孔的操作。另外，如层积片10的外形尺寸满足规定的精度，则本工序中的位置对齐可以外形为基准进行。
参照图3，使用于进行位置对齐的确认孔14露出。图3(A)是本工序的层积片10的平面图，图3(B)～图3(D)是各步骤的层积片10的剖面图。
参照图3(A)，通过识别圆形的导孔19的位置后局部除去第三导电膜13C，形成露出部22。具体地，以导孔19的位置作为基准，通过在第三导电膜13C的表面构图蚀刻掩模而进行蚀刻，形成露出部22。另外，在本工序中，对于第四导电膜13D也进行同样的工序，在层积片10的背面也形成露出部22。
露出部22的平面尺寸形成为比确认孔14的剖面大的尺寸。具体地，确认孔14的平面尺寸是直径为0.15mm的圆形，而露出部22的平面尺寸为1.5mm左右的圆形。另外，在本工序中，露出确认孔14周边部而形成露出部22。
另外，这样通过使露出部22比确认孔14大，即使导孔19的位置识别被忽略，也可使确认孔14位于形成露出部22的区域内。
参照图3(B)，接着，对识别部21的位置识别后，通过激光进行确认孔14的露出。具体地，首先，通过对识别部21的位置进行识别，调整激光照射器(未图示)与确认孔14的相对的位置后，进行激光照射。另外，激光照射可仅从层积片10的表面进行，也可从两面进行。在此，与确认孔14连续形成的保护部24形成锷形。
参照图3(C)，在确认孔14的周边部形成有由导电膜构成的锷状的保护部24。即，通过与附着在确认孔14的侧面的金属膜17连续的镀敷膜形成保护部24。该保护部24由金属构成，即使向该区域照射激光23保护部24也不会受影响。
激光23向比确认孔14的区域更宽的区域进行照射。由此，即使激光23向确认孔14形成区域以外的层积片10的表面照射，也可防止该区域受到激光23的破坏。
由镀敷膜构成的金属膜17保护确认孔14的侧壁。因此，激光23向确认孔14的侧壁照射时，由金属膜17反射激光23，故也可防止确认孔14的侧壁被侵蚀。
参照图3(D)通过照射激光23，各确认孔14从绝缘膜12露出。另外，对于各单元11通过激光23进行确认孔14的露出。即，确认孔14完全露出，并且在各单元的表面残留第三和第四导电膜13C、13D。
下面，参照图4及图5，贯通绝缘膜12新形成连接各配线层18之间的连接部16。具体地，通过局部除去与预定形成的第二连接部16B对应的区域的第三导电膜13C及第二绝缘膜12B，在该除去区域形成镀敷膜而形成第二连接部16B。另外，以同样的方法也形成贯通第三绝缘膜12C的第二连接部16B。
具体地，参照图4(A)，首先，覆盖第三导电膜13C而涂敷蚀刻抗蚀剂25。然后，使用曝光掩模31进行抗蚀剂25的曝光。曝光掩模31在玻璃等具有透明性的基材的表面具有遮光图案32。遮光图案32的形状具有与预定形成的第二连接部16B逆转的图案形状。在此采用残留光线30未照射的位置的正型抗蚀剂作为抗蚀剂25。在此也可采用负型抗蚀剂作为抗蚀剂25。
参照图4(B)，通过由上述曝光工序等隔着构图后的抗蚀剂25进行蚀刻，除去与第二连接部16B的区域对应的第三导电膜13C。另外，也除去与第二连接部16B的区域对应的第四导电膜13D。
参照图4(C)，详细说明使用确认孔14的位置对齐。在本实施例中，曝光掩模31的位置对齐以确认孔14的中心部为基准进行。具体地，使用CCD摄像机等摄影装置，将确认孔14的形状图像化。在该图中，表示图像化状态的确认孔14的剖面。并且，在确认孔14的外周部进行任意三点的观测，确定它们的位置。在此，进行第一观测点K1、第二观测点K2、第三观测点K3的观测，确定它们的平面坐标。另外，根据几何学的定理从这些点的坐标值算出确认孔14的中心点C的坐标。由于确认孔14的平面形状为圆形，故具有可容易地算出中心点C的坐标的优点。另外，以中心点为基准，进行曝光掩模31的位置对齐可进行位置精度很高的曝光。
另外，用于除去第四导电膜13D部分的曝光也以确认孔14的中心位置为基准进行。因此，使用同一确认孔14，进行涂敷在层积片10的表面及背面的抗蚀剂25的曝光，故可使两者的曝光的相位置对齐置精度良好。
下面，参照图5，除去从第三导电膜13C露出的第二绝缘膜12B。另外，也局部除去从第四导电膜13D露出的第三绝缘膜12C。图5(A)是层积片10的平面图，图5(B)和图5(C)是层积片10的剖面图。
参照图5(A)，在各单元11的四边的附近形成有确认孔14。并且，各单元形成的连接部16的位置的确定使用在其附近形成的确认孔14进行。其原因在于，确认孔14与单元11越近，越能提高位置对齐精度。
参照图5(B)，下面进行激光23的照射使第二绝缘膜局部蒸发而形成通孔15A。在通孔15A的底部，第一配线层18A的上面露出。在此，激光23与层积片10的位置对齐也以确认孔14的中心点为基准进行。因此，第一配线层18A与通孔15A的相位置对齐置的精度非常良好。
参照图5(C)，接着，通过进行非电解镀敷处理和电解镀敷处理在通孔15A上形成由镀敷膜构成的第二连接部16B。本工序的镀敷处理的详细内容与参照图1(F)说明的是相同的。本工序的镀敷处理中，在确认孔14的内壁上也形成镀敷膜。确认孔14呈圆筒状，故在其内壁形成镀敷膜而剖面变小，但可保持圆形的剖面形状。同样，在导孔19的内壁也形成镀敷膜。
参照图6(A)，接着，进行第三导电膜13C和第四导电膜13D的蚀刻而形成新的电极和配线的图案。具体地，在第三导电膜13C的表面上涂敷蚀刻抗蚀剂25后，使用曝光掩模31进行曝光构图抗蚀剂25。另外，隔着构图后的抗蚀剂25，进行第三和第四导电膜13C、13D的蚀刻。在此，曝光掩模31与层积片10的位置对齐也可识别确认孔14的中心点。
参照图6(B)，本工序中的确认孔14的识别方法，参照图4(C)其说明的识别方法基本上是相同的。在此，在确认孔14的内壁形成镀敷膜其剖面变小。在该图中，在内壁上形成镀敷膜之前的确认孔14的剖面以V1所示的虚线表示。在内壁上形成镀敷膜后的确认孔14的剖面以实线表示。在确认孔14的内壁上形成膜厚均匀的镀敷膜，故即使确认孔14的剖面积小，也可保持圆形。因此，在本工序中，在确认孔14的周边部，观测三个观测点(第一观测点K1、第二观测点K2、第三观测点K3)，可正确地测量中心点C的位置。
参照图7，接着，以焊料抗蚀剂覆盖在层积片10的表面和背面露出的配线层18。图7(A)是层积片10的平面图，图7(B)～图7(D)是层积片10的剖面图。
参照图7(B)，通过上述蚀刻工序，在层积片10的表面，形成第三配线层18C，在层积片10的背面形成第四配线层18D。
参照图7(C)，形成抗蚀剂26以覆盖形成在层积片10的表面和背面的第三配线层18C和第四配线层18D。形成抗蚀剂26的树脂可填充到确认孔14和导孔19中。
参照图7(D)，通过使用激光的蒸发或光刻法工序，在抗蚀剂26上设置开口部27。该开口部27可设置在层积片10的两面上也可只设置在一个面上。在开口部27的底部上第三配线层18C或第四配线层18D露出。可识别由第三配线层18C构成的确认部分28的位置而进行该开口部27的形成。另外，在本工序中，可以确认孔14的位置为基准，形成开口部27。
上述工序结束后，以点划线所示的分割线L1进行层积片10的分割，可进行各单元11的分离。该分离可使用激光切断未形成配线层18的区域的层积片10。由此，可尽可能地抑制切断时振动的产生，进行可单元11的分离。通过以上的工序，完成具有多层配线结构的多层基板。另外，各单元11的分割也可经由开口部27在将电路元件固定到层积片10上后进行。另外，上述分离可由使用切根器的加工，冲压加工进行。
下面，参照图8(A)，说明使用由上述工序制造的多层基板36的安装结构。多层基板36的表面上隔着焊锡34安装有作为半导体元件的电路元件33B。在此，电路元件33B以倒装法安装，但也可采用使用金属细线的粘着结构。电路元件33A是芯片电阻及芯片电容等无源元件，隔着焊锡34固着在多层基板36上。另外也可根据需要安装作为与外部的连接装置的引线或连接器。另外，成为模块基板，在没有外壳的情况下，半导体元件安装封装的IC、CSP等，可在其他上安装裸片。
参照图8(B)，说明使用多层基板的半导体封装件。在此，在多层基板36的表面上安装上述电路元件33，密封电路元件33而在多层基板36的表面上形成有密封树脂35。由于本发明的多层基板36变得很薄，可使这样的多层基板适用于电路装置而提供薄型的电路装置。另外，近年存在IC本身500引脚、1000引脚和多引脚化的倾向且外部电极也存在尺寸微细化间距狭窄的倾向。因此，若使用多层基板则使用分立元件(デイスクレ—ト素子)、芯片电容、芯片电阻等的电路模块即SIP是可能的。
根据本发明的多层基板的制造方法，首先，识别设置在形成的导电膜上的确认部分的位置，进行第二层及其以后的导电膜的构图。因此，形成多个配线层的情况下，也由最初形成的一个确认部分进行位置识别，可使层之间的相位置对齐置精度良好。另外，连接配线层之间的连接部也在识别了该确认部分的位置后进行，因此可提高形成连接部的位置的位置精度。
另外，在本发明中，设置确认孔以使由在绝缘膜的两面上粘接的导电膜构成的层积片贯通，使用该确认孔进行接下来的工序及其以后的位置对齐。因此，在层积片的两面层积配线层的情况下，任一配线层也使用同一确认孔进行位置对齐，可提高配线层的位置精度。另外，作为进行层之间的电连接的部位的连接部的形成也是在识别了确认孔的位置后进行的，故可提高其位置精度。

Claims (7)

1.一种多层基板的制造方法，在由片状的绝缘材料构成的芯部的两侧形成多层经由绝缘材料被绝缘的由配线及/或电极构成的配线层，其特征在于，包括如下的工序：
设置确认部分，该确认部分垂直地贯通上述芯部以及形成在上述芯部的两面的、作为第一层的配线层的导电膜，并且上述确认部分的侧壁被上述导电膜覆盖；
以上述第一层的上述确认部分为基准构图第二层及其以后的配线层，
在上述构图第二层及其以后的配线层的工序中，在除去上述绝缘材料而使上述确认部分露出之后，以上述确认部分为基准构图。
2.如权利要求1所述的多层基板的制造方法，其特征在于，除去形成于上述确认部分的上层的上述绝缘材料及上述导电膜，以将上述确认部分作为基准使用。
3.如权利要求1所述的多层基板的制造方法，其特征在于，上述确认部分从上方看为圆形。
4.如权利要求1所述的多层基板的制造方法，其特征在于，形成为确认部分的上述导电膜的位置使用X线来识别。
5.一种多层基板的制造方法，其特征在于，包括以下的工序：
准备在作为芯的第一绝缘膜的两主表面上层积有第一导电膜的片；
穿设垂直地贯通上述片的圆柱状的确认孔；
以上述确认孔为基准蚀刻与第一连接部对应的上述两个第一导电膜并除去露出的上述第一绝缘膜而设置第一通孔；
在上述第一通孔及上述第一导电膜的表面形成导电覆膜；
以上述确认孔为基准，构图上述两个第一导电膜形成第一配线层；
在上述片的两面隔着第二绝缘膜形成第二导电膜；
通过部分地除去上述第二绝缘膜及上述第二导电膜，使上述确认孔露出；
以露出的上述确认孔为基准，蚀刻与第二连接部对应的上述第二导电膜并除去露出的上述第二导电膜而设置第二通孔；
在上述第二通孔及上述两个第二导电膜形成导电覆膜；
以上述确认孔为基准构图第二导电膜形成第二配线层。
6.如权利要求5所述的多层基板的制造方法，其特征在于，位于上述第二导电膜的下方的上述确认孔，使用X线识别。
7.如权利要求5所述的多层基板的制造方法，其特征在于，形成上述确认孔的第一配线层，在上述确认孔的周围形成为锷状，向该锷状的上述第一配线层的内侧照射激光，除去上述第二绝缘膜。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4974516B2 (ja) * 2005-11-30 2012-07-11 三洋電機株式会社 多層基板の製造方法
TWI381921B (zh) * 2009-12-08 2013-01-11 Zhen Ding Technology Co Ltd 衝型方法
JP2011171658A (ja) * 2010-02-22 2011-09-01 Sanyo Electric Co Ltd 多層基板およびその製造方法
TWI473540B (zh) * 2010-06-10 2015-02-11 Subtron Technology Co Ltd 線路板的製作方法
US9018094B2 (en) 2011-03-07 2015-04-28 Invensas Corporation Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
US8431431B2 (en) 2011-07-12 2013-04-30 Invensas Corporation Structures with through vias passing through a substrate comprising a planar insulating layer between semiconductor layers
JP5595363B2 (ja) * 2011-09-30 2014-09-24 富士フイルム株式会社 穴付き積層体の製造方法、穴付き積層体、多層基板の製造方法、下地層形成用組成物
CN107949150A (zh) * 2017-11-22 2018-04-20 广州兴森快捷电路科技有限公司 印制电路板及印制电路板的制作方法
CN113710009B (zh) * 2021-07-30 2023-04-11 昆山丘钛微电子科技股份有限公司 一种电路板及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153976A (ja) * 1994-11-28 1996-06-11 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JP3904401B2 (ja) * 2001-03-27 2007-04-11 シャープ株式会社 多層プリント配線板およびその製造方法
JP2002329964A (ja) * 2001-04-27 2002-11-15 Mitsubishi Paper Mills Ltd 多層プリント配線板の製造方法
JP2003007922A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
JP2003007918A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
JP4007798B2 (ja) * 2001-11-15 2007-11-14 三洋電機株式会社 板状体の製造方法およびそれを用いた回路装置の製造方法
JP2003318535A (ja) * 2002-04-18 2003-11-07 Mitsui Chemicals Inc プリント配線板の製造方法
JP2003324263A (ja) 2002-04-30 2003-11-14 Ngk Spark Plug Co Ltd プリント配線基板の製造方法
KR100633850B1 (ko) * 2005-09-22 2006-10-16 삼성전기주식회사 캐비티가 형성된 기판 제조 방법

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