CN100524814C - 隔离沟槽及其形成方法 - Google Patents

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Abstract

本发明公开一种在晶片(201)中形成隔离沟槽(209)的工艺。该工艺包括在该沟槽(209)中淀积(如，通过定向淀积工艺)第一介质材料(307)，以及在该沟槽(209)中第一介质材料(307)上淀积第二介质材料(309)(如，通过定向淀积工艺)。在该第二介质材料(309)上的沟槽(209)中淀积第三材料(501)。该第二材料(309)和第三材料(501)可相对于彼此选择性地刻蚀。在一个示例中，该第一材料(307)具有比该第二材料(309)低的介电常数。

Description

隔离沟槽及其形成方法
技术领域
本发明总的来说涉及半导体结构，并且特别涉及用于半导体结构的隔离沟槽。
背景技术
隔离沟槽被用于隔离集成电路的有源区。例如，采用隔离沟槽来隔离绝缘体上半导体(SOI)晶片的有源区，其中隔离沟槽延伸到下方的绝缘体。利用这样的结构，将沟槽切削到绝缘体，并且氧化有源层的硅侧墙，以使沟槽的拐角圆滑。之后，以介质材料填充沟槽。一个问题在于，随后能够氧化硅的热处理可能导致氧化物的鸟喙从该沟槽底部开始在有源层的底部下延伸。
图1示出了现有技术的晶片的部分剖面。晶片101具有SOI结构，有源硅层107位于绝缘体105上，该绝缘体位于半导体衬底103之上。位于隔离沟槽109的底部的是氮化硅的“钝化层”111。随后在沟槽109中在层107上形成氧化物113。层111防止在随后的热处理期间在沟槽109的底部形成进入层107的氧化物的鸟喙。
图1的结构的一个问题在于，在随后的氧化物刻蚀期间，在沟槽中沟槽填充材料113可能被除去超过期望的深度。这种情况可能导致在随后形成由该沟槽隔离的有源区的栅极之间由于多晶硅桁条(stringer)而短路。此外，去除的沟槽深度的变化可能导致晶体管操作由于从栅延伸进沟道的该晶体管的变化的有效宽度而变化。
可以使层111更厚，以降低沟槽109中氧化物113的深度。然而，增加氮化物层111的厚度由于例如在层111的材料的淀积期间沟槽上的氮化物的“面包条(breadloafing)”而在制造上不可行。增加氮化物层111的厚度的另一问题在于，因为氮化物具有较高的介电常数，故由于氮化物的较高的介电常数，可能增加层107的有源区之间的寄生电容。
故而需要一种改进的隔离沟槽的结构。
附图说明
通过参考附图，可以更好地理解本发明，并且可以使得其若干的目的、特征及优点对于本领域普通技术人员而言变得显而易见。
图1是现有技术的晶片的部分剖面侧视图。
图2是根据本发明在一个制造阶段期间晶片的部分剖面侧视图。
图3是根据本发明在另一制造阶段期间晶片的部分剖面侧视图。
图4是根据本发明在另一制造阶段期间晶片的部分剖面侧视图。
图5是根据本发明在另一制造阶段期间晶片的部分剖面侧视图。
图6是根据本发明在另一制造阶段期间晶片的部分剖面侧视图。
图7是根据本发明在另一制造阶段期间晶片的部分剖面侧视图。
图8是根据本发明在另一制造阶段期间晶片的部分剖面侧视图。
图9是根据本发明在另一制造阶段期间晶片的部分剖面侧视图。
图10是根据本发明在另一制造阶段期间晶片的部分剖面侧视图。
除非另有说明，在不同附图中使用的相同的附图标记表示相同的项。这些图并不必要以实际比例绘制。
具体实施方式
下面进行对执行本发明的模式的详细说明。本说明的意图是解释本发明，而不应理解为是限制本发明。
图2-10示出了根据本发明在形成隔离沟槽的过程期间晶片的各阶段的部分剖面侧视图。
图2是晶片201的部分剖面侧视图。在所示的实施例中，晶片201具有SOI结构，其中绝缘体205(例如，150nm厚)位于衬底203上，而有源材料的层207位于绝缘体205上。在一个实施例中，绝缘体205由例如氧化硅制成，而衬底由硅制成。在另一实施例中，晶片201可以具有其他结构，包括非SOI结构(如，体硅晶片)或其他SOI结构。
在某些实施例中，层207为70至200nm厚，并由硅制成。在其他实施例中，层207可以具有其他厚度，并可以由其他半导体材料(如，硅锗、砷化镓)制成。此外，在其他实施例中，层207可以由多层不同材料(如，一层硅在一层硅锗上)制成。
在所示的实施例中，晶片201包括位于层207上的热氧化物保护层210，以及位于层210上的抗反射覆盖(ARC)层211。在一个实施例中，层211由氮化物(如，化学配比的氮化硅)制成。保护层210(如，5至20nm厚)在随后的层211的刻蚀期间保护层207。在其他实施例中，保护层210可以由其他材料制成。
在形成层211之后，通过如形成图案在晶片201中形成沟槽209。在所示的实施例中，沟槽209延伸至绝缘体205。在晶片201的其他位置处形成其他的沟槽(未示出)。
图3是在晶片201上淀积了氧化物层301之后晶片201的部分剖面侧视图。在层301的淀积期间，层301的一部分淀积在ARC层211上，而层301另一部分淀积在绝缘体205上的沟槽209中。在一个实施例中，层301厚度大约为层207厚度的一半，然而在其他实施例中也可以具有另外的厚度。在某些实施例中，层301是氧化物(如，掺杂了碳的氧化物、氟化的氧化物、多孔氧化物、TEOS或其他类型的氧化物)。在其他实施例中，层301可以是其他类型的材料，如其他类型的低K介质材料。
在一个实施例中，通过定向淀积工艺淀积层301。在定向淀积工艺中，从受控的方向(如与晶片表面垂直)淀积材料。利用定向淀积工艺，材料基本仅淀积在面对受控方向的表面上(如，沟槽209的底部和层211的顶部表面)。在所示的实施例中，利用定向淀积工艺，如果在沟槽209的侧墙上淀积了层301的材料的话，也仅是非常少量。在一个实施例中，通过无偏置高密度等离子增强化学气相淀积工艺来淀积层301，该工艺是定向淀积工艺。在其他实施例中，可以通过其他工艺来淀积层301，包括其他定向淀积工艺，例如溅射(如，RF溅射、准直溅射、磁控管溅射或蒸发溅射)、等离子气相淀积(PVD)工艺、准直PVD工艺、热CVD工艺或高密度等离子(HDP)工艺。
采用的定向淀积工艺可以使沟槽的侧墙上材料的淀积最小化。因此，在某些实施例中，可以保护沟槽中的材料免受随后的刻蚀和清洗的影响，这在于没有从沟槽顶部到沟槽底部的相同材料的明显路径。
在某些实施例中，可以在随后在晶片201上淀积其他材料之前去除淀积在侧墙上的材料。
之后，在层301上淀积层303。层303的一部分309淀积在沟槽209中。在一个实施例中，层303由氮化物(如，氮化硅)制成，并具有10nm的厚度。在其他实施例中，层303可以由相对于氧化物可选择性刻蚀的或者相对于随后淀积的沟槽填充材料(如，层501)可选择性刻蚀的其他介质材料制成。在某些实施例中，层303可以由等离子增强CVD氮化物、低压CVD氮化物、二叔丁氨硅烷(bistertiarybutylaminosilane，BTBAS)、富硅的氮化物、碳化硅(SiC)或者氮化碳硅(SiCN)。在一个实施例中，通过无偏置高密度等离子增强化学气相淀积(CVD)工艺来淀积层303，但是在其他实施例中也可以通过其他淀积工艺进行，包括其他定向淀积工艺。在其他实施例中，层303可以具有不同厚度。在一个实施例，层303足够厚，以便在随后的氧化物刻蚀和清洗期间保护部分307。在某些实施例中，如果有任何的层303的材料淀积在沟槽209的侧墙上的话也是非常少的。在某些实施例中，可以在随后在晶片201淀积材料之前去除淀积在该侧墙上的层303的材料。
参考图4，利用对氧化物选择性的刻蚀剂(如，HF)来刻蚀层210的侧墙(以及层301的侧墙)，以在层210中形成凹陷401(以及在层301中形成凹陷402)。刻蚀层210使得在沟槽209中层207的顶部边缘部分露出，并使得层207的上角圆滑。随后，通过如高温氧化工艺，在沟槽209中在层207的露出的侧墙上形成衬垫(liner)403。该高温氧化工艺作用来进一步使沟槽209中层207所露出的角圆滑。已被圆滑化了的角部可以作用来在工作期间降低泄漏电流和增加电路可靠性。所述部分309作用来抑制在沟槽209的底部氧化物鸟喙形成进层207。
参考图5，在使层207的上角圆滑之后，在晶片201上，包括在沟槽209中，淀积非保形的(non conformal)沟槽填充材料层501。在一个实施例中，层501由诸如氧化物(氧化硅)的介质制成。在一个实施例中，通过无偏置高密度等离子淀积层501，但在其他实施例中也可以通过其他方法来淀积。层510的材料是可相对于层303的材料选择性刻蚀的。
图6示出在其已经过化学机械抛光(CMP)工艺之后的晶片201。在所示的实施例中，在CMP工艺中使用ARC层211作为抛光停止层。在所示的实施例中，将晶片201抛光至大约ARC层211的厚度的一半被去除了的点，然而在其他实施例中也可以将其抛光至另一点。在其他实施例中，可以使晶片201经回刻工艺(如，化学刻蚀)，其中ARC层211被用作刻蚀停止层。其结果是，仅沟槽209中的那部分层510得以保留。
参考图7，通过相对于层501和层210的氧化物是选择性的刻蚀剂(如，磷酸H3PO4刻蚀剂)去除层211的剩余部分，所述刻蚀后这些层得以保留。通过层501的剩余部分和衬垫403保护部分309免于受到刻蚀。
参考图8，在随后的工艺如清洗和刻蚀中，部分的层501、部分的衬垫403以及层210被去除。在某些实施例中，可能在随后的工艺中去除全部层501和衬垫403。因为所述部分309是可相对于层501的氧化物选择性刻蚀的，所以在随后的工艺中所述部分390不被刻蚀。因而，可以限制由于后续工艺而被去除的沟槽材料的最大深度，从而允许一些实施例中后续工艺更大的自由度。因此，在一些实施例中，减小沟槽填充材料去除的最大深度的能力可以降低由于例如多晶桁条而电学短路的可能性。
此外，因为沟槽的主要部分是以低K介质(如，氧化物)形成的，故由于降低了氮化物的量从而降低了来自沟槽的寄生电容。
图9是在形成了晶体管903和905之后的晶片201的视图。晶体管903包括栅907(如，由多晶硅或金属形成)以及位于栅氧化物911之上的间隔片(spacer)909。晶体管905包括栅919以及栅氧化物912上的间隔片921。源/漏区913、915、925和923通过选择性掺杂这些区域而形成于层207中。晶体管903和905均分别包括沟道区914和916，其位于在各晶体管的栅之下的层207中。源/漏区925通过沟槽中所述部分309和307的介质材料而与源漏区915电隔离。在所示的实施例中，在图9中所示的阶段之前对晶片201进行的工艺处理期间，去除了层501和衬垫403(如从图8所示的阶段)所剩余部分的一些部分。在其他实施例中，可以通过形成其他材料(如ILD的介质材料)来重新填充沟槽209。
图10示出了从图9的视图旋转了90度的晶片201的部分剖面侧视图。对于图10的视图，未示出间隔片909，仅以虚线示出其到沟槽209的延伸部分。在所示实施例中，栅907和栅氧化物911延伸进沟槽209。通过该实施例，沟槽的一部分侧墙用作晶体管903的部分沟道区，其扩展了该晶体管的有效宽度(如，扩展了箭头1003所示的量)。由于所述部分309，可以控制所去除的沟槽填充材料(层501的材料)的深度。因此，可以独立于在栅淀积之前进行的刻蚀和清洗工艺来控制栅907延伸进沟槽的距离，并因此，控制晶体管的有效宽度。因此，可以预测采用晶体管903的电路的工作性能，并且可能更接近于满足设计规范。另外，在某些实施例中，建有在此所述的沟槽的器件可以具有较好的电压失配性，并可以具有较小的由于机械应力造成的晶体管差异。在某些实施例中，这些特性可以在存储器和逻辑电路中提供较低的最低工作电压。在某些实施例中，当在晶片201上淀积栅材料之前可以将层501的全部从沟槽209中去除。
在一些实施例中，可以调节层301、303和501的材料、这些层的厚度以及形成这些层的工艺，来控制位于邻近沟槽的有源区中的晶体管(如，903和905)的沟道区的应变。举例来说，如果通过等离子增强CVD工艺淀积层303，那么层303具有轻微的压缩应变。如果通过低压低温CVD工艺淀积层303，则比起如果通过等离子增强CVD工艺淀积层303来，层303更具拉伸性(tensile)。因此，比起利用等离子增强CVD工艺淀积层303来，在通过低压低温CVD工艺淀积层303的情况下，邻近沟槽的有源区将更加具有压缩应变。
可以调节晶体管沟道区的应变来控制晶体管的性能。例如，沟道区更高的压缩应变(在晶体管长度方向)用来提高P沟道晶体管中的空穴迁移率，而沟道区中更大的拉伸应变(在晶体管长度方向)用来提高电子迁移率。在晶体管的宽度方向更多的拉伸应变用来提高P沟道晶体管的空穴迁移率。此外，也可以基于晶片旋转控制应变。
在一个实施例中，一种形成半导体结构的方法包括：提供具有半导体材料的晶片，以及将沟槽形成进所述半导体材料中。所述沟槽包括该半导体材料的侧墙。该方法还包括：淀积位于该沟槽底部上的第一介质材料至第一深度，而在侧墙上高于该第一深度之的区域中基本不淀积该第一介质材料。该方法进一步包括：淀积位于该沟槽中第一材料上的第二介质材料至第二深度，而在侧墙上高于该第二深度的区域中基本不淀积该第二介质材料。该第二介质材料不同于所述第一介质材料。该方法还进一步包括：在该沟槽中第二介质材料上淀积介电沟槽填充材料。所述介电沟槽填充材料可相对于该第二介质材料选择性刻蚀。
在另一个实施例中，一种在半导体结构中形成隔离沟槽的方法包括：提供具有半导体材料的晶片，以及将沟槽形成进该半导体材料中。该沟槽包括该半导体材料的侧墙。该方法还进一步包括：淀积位于该沟槽底部上的第一介质材料至第一深度，而在侧墙上高于该第一深度的区域中基本不淀积该第一介质材料。该方法还进一步包括：淀积位于该沟槽中第一材料上的第二介质材料至第二深度，而在侧墙上高于该第二深度的区域中基本不淀积该第二介质材料。该第二介质材料不同于所述第一介质材料。该第一介质材料具有第一厚度，而该第二介质材料具有小于该第一厚度的第二厚度。该方法还包括在该沟槽内在部分的半导体材料上形成沟槽侧墙衬垫。该第二介质材料防止在该沟槽内在第二介质材料的水平之下沟槽侧墙衬垫的形成。该方法还进一步包括：在该沟槽中第二介质材料上淀积介电沟槽填充材料。所述介电沟槽填充材料可相对于该第二介质材料选择性刻蚀。
在另一实施例中，一种半导体结构包括：半导体材料和形成进该半导体材料的沟槽。该半导体结构还包括：位于该沟槽的底部上至第一深度的介质材料，以及位于该沟槽中该第一材料上至第二深度的第二介质材料。沟槽中所有的第一介质材料为该第二介质材料所覆盖。该第二深度处于该半导体材料的顶部水平之下。该第二介质材料不同于所述第一介质材料。该第一材料具有第一介电常数，而该第二介质材料具有大于该第一介电常数的第二介电常数。
尽管已示出并说明了本发明的具体实施例，但是本领域技术人员应当认识到，基于在此的教导，可以进行进一步的变化和修改而不脱离本发明及其广泛的诸多方面，并因而，所附权利要求将所有这些落在本发明的实质精神和范围内的变化和修改包括在其范围内。

Claims (31)

1.一种形成半导体结构的方法，包括：
提供具有半导体材料的晶片；
将沟槽形成进所述半导体材料中，其中所述沟槽包括该半导体材料的侧墙；
淀积位于该沟槽底部上的第一介质材料至第一深度，而在侧墙上高于该第一深度的区域中基本不淀积该第一介质材料；
淀积位于该沟槽中第一介质材料上的第二介质材料至第二深度，而在侧墙上高于该第二深度的区域中基本不淀积该第二介质材料，其中该第二介质材料不同于所述第一介质材料；
在该沟槽内部分的半导体材料上形成沟槽侧墙衬垫，以形成该半导体材料的圆滑的边缘，其中该第二介质材料防止在该沟槽内该第二介质材料的水平之下形成沟槽侧墙衬垫，其中，在淀积所述第二介质材料之后执行形成所述沟槽侧墙衬垫；以及
在该沟槽中第二介质材料上淀积介电沟槽填充材料，其中所述介电沟槽填充材料能够相对于该第二介质材料被选择性刻蚀，其中，在形成所述沟槽侧墙衬垫之后执行淀积所述介电沟槽填充材料。
2.如权利要求1的所述方法，其中，该晶片具有绝缘体上半导体SOI结构。
3.如权利要求2的所述方法，其中：
该半导体材料位于绝缘体上；
该沟槽向下延伸通过该半导体材料到该绝缘体。
4.如权利要求1的所述方法，其中，所淀积的第二介质材料的厚度小于所淀积的第一介质材料的厚度。
5.如权利要求1的所述方法，其中，该第一介质材料包括氧化物。
6.如权利要求1的所述方法，其中，该第一介质材料特征为低K介质材料。
7.如权利要求1的所述方法，其中，所述淀积该第一介质材料包括通过等离子增强CVD工艺淀积。
8.如权利要求1的所述方法，其中，所述淀积该第一介质材料包括通过定向淀积工艺淀积。
9.如权利要求1的所述方法，其中，所述淀积该第一介质材料包括通过下述一组工艺中的其中一种来淀积，该组工艺包含无偏置高密度等离子增强化学气相淀积CVD工艺、溅射工艺、等离子气相淀积PVD工艺、准直PVD工艺、热CVD工艺以及高密度等离子HDP工艺。
10.如权利要求1的所述方法，其中，该第二介质材料包括氮化物。
11.如权利要求1的所述方法，其中，该第二介质材料包括下列一组中的至少一种，该组包含等离子增强CVD氮化物、低压CVD氮化物、二叔丁氨硅烷BTBAS、富硅的氮化物、碳化硅SiC以及氮化碳硅SiCN。
12.如权利要求1的所述方法，其中，所述淀积介电沟槽填充材料包括通过偏置的高密度等离子工艺淀积。
13.如权利要求1的所述方法，其中，该第二介质材料包括氮化物，而该介电沟槽填充材料包括氧化物。
14.如权利要求1的所述方法，进一步包括：
在半导体材料中形成具有沟道区的晶体管。
15.如权利要求1的所述方法，其中，所述形成该沟槽侧墙衬垫包括形成氧化物衬垫。
16.如权利要求1的所述方法，其中，在形成该沟槽之前，该方法进一步包括：
形成位于该半导体材料上的保护层，其中所述形成该沟槽进一步包括在该保护层和该半导体材料中形成所述沟槽，其中该沟槽进一步包括该保护层和该半导体材料的侧墙。
17.如权利要求16的所述方法，其中，该保护层包括氧化物。
18.如权利要求16的所述方法，进一步包括：
在所述侧墙上一部分保护层中形成凹陷，其中所述形成该凹陷使得在所述侧墙上该半导体材料的顶部边缘部分露出；
在该沟槽内一部分该半导体材料上形成沟槽侧墙衬垫，以形成该半导体材料的圆滑的边缘，所述形成该沟槽侧墙衬垫包括消耗通过所述凹陷而露出的该半导体材料的顶部边缘部分。
19.如权利要求16的所述方法，其中，在形成该保护层之后，该方法进一步包括：
形成位于该保护层上的抗反射覆盖层，其中所述形成该沟槽进一步包括在该抗反射覆盖层、保护层和半导体材料中形成该沟槽，其中该沟槽进一步包括该抗反射覆盖层、保护层和半导体材料的侧墙。
20.如权利要求19的所述方法，其中，在淀积所述介电沟槽填充材料之后，该方法进一步包括：
利用该抗反射覆盖层作为停止层来将该半导体结构平坦化。
21.如权利要求20的所述方法，其中，平坦化包括使用以该抗反射覆盖层作为抛光停止的化学机械抛光工艺。
22.如权利要求20的所述方法，其中，平坦化包括使用以该抗反射覆盖层作为刻蚀停止的回刻技术。
23.如权利要求1的所述方法，其中，该第一介质材料具有第一厚度，而该第二介质材料具有小于该第一厚度的第二厚度，以及其中，选择该第一厚度和第二厚度以获得期望的沟槽填充去除深度，以用于控制栅材料延伸进沟槽中的距离。
24.如权利要求1的所述方法，其中，该第一介质材料具有第一介电常数，而该第二介质材料具有第二介电常数，该第一介电常数小于该第二介电常数。
25.一种在半导体结构中形成隔离沟槽的方法，包括：
提供具有半导体材料的晶片；
将沟槽形成进该半导体材料中，其中该沟槽包括该半导体材料的侧墙；
淀积位于该沟槽底部上的第一介质材料至第一深度，而在侧墙上高于该第一深度的区域中基本不淀积该第一介质材料；
淀积位于该沟槽中第一介质材料上的第二介质材料至第二深度，而在侧墙上高于该第二深度的区域中基本不淀积该第二介质材料，其中该第二介质材料不同于所述第一介质材料，其中该第一介质材料具有第一厚度，而该第二介质材料具有小于该第一厚度的第二厚度；
在该沟槽内一部分的半导体材料上形成沟槽侧墙衬垫，其中该第二介质材料防止在该沟槽内第二介质材料的水平之下沟槽侧墙衬垫的形成；以及
在该沟槽中第二介质材料上淀积介电沟槽填充材料，其中所述介电沟槽填充材料能够相对于该第二介质材料被选择性刻蚀。
26.如权利要求25的所述方法，其中，在形成该沟槽之前，该方法进一步包括：
形成位于该半导体材料上的保护层，其中所述形成该沟槽进一步包括在该保护层和该半导体材料中形成所述沟槽，其中该沟槽进一步包括该保护层和该半导体材料的侧墙，并且其中在形成该沟槽侧墙衬垫之前，该方法进一步包括：
在所述侧墙上一部分的该保护层中形成凹陷，其中形成该凹陷使得该侧墙上该半导体材料的顶部边缘部分露出；并且其中所述形成该沟槽侧墙衬垫还包括消耗通过所述凹陷而露出的该半导体材料的顶部边缘部分。
27.如权利要求26的所述方法，其中，在形成该保护层之后，该方法进一步包括：
形成位于该保护层上的抗反射覆盖层，其中形成该沟槽进一步包括在该抗反射覆盖层、保护层和半导体材料中形成该沟槽，其中该沟槽进一步包括该抗反射覆盖层、保护层和半导体材料的侧墙。
28.一种半导体结构，包括：
半导体材料；
形成进入该半导体材料的沟槽；
位于该沟槽的底部上至第一深度的第一介质材料；
位于该沟槽中该第一介质材料上至第二深度的第二介质材料，其中该沟槽中所有的第一介质材料为该第二介质材料所覆盖，该第二深度处于该半导体材料的顶部水平之下，其中该第二介质材料不同于所述第一介质材料；
其中，该第一介质材料具有第一介电常数，而该第二介质材料具有大于该第一介电常数的第二介电常数；以及
晶体管，包括位于该半导体材料中的沟道区。
29.如权利要求28的所述半导体结构，其中，该沟槽向下延伸通过该半导体材料到位于该半导体材料下的绝缘体。
30.如权利要求28的所述半导体结构，其中，该第一介质材料包括氧化物，而该第二介质材料包括氮化物。
31.如权利要求28的所述半导体结构，其中，该晶体管包括栅，其中该栅的一部分延伸进该第二介质材料之上的沟槽中。
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