CN100517755C - 半导体元件、集成电路以及半导体元件的制造方法 - Google Patents

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Abstract

一种半导体元件，包括：第一高压阱区，具有第一掺杂杂质且设置于导体基底；第二高压阱区，具有第二掺杂杂质且设置于半导体基底，并侧向相邻于第一高压阱区；低压阱区，具有第二掺杂杂质且位于第二高压阱区的上方，并侧向相邻于上述第一高压阱区；漏极，具有第一掺杂杂质且设置于第一高压阱区；源极，具有第一掺杂杂质且设置于低压阱区；以及栅极，设置于半导体基底并侧向位于源极以及漏极之间，其中栅极包括薄栅极电介质以与栅极电极。

Description

半导体元件、集成电路以及半导体元件的制造方法
技术领域
本发明涉及一种半导体元件，尤其是涉及一种应用于高压的半导体元件。
背景技术
当薄栅极氧化元件(例如：传统金氧半导体场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET))在高压应用下使用时，其需要多样的工艺以克服有关电子性能以及整合的问题。关于高压元件，通常使用注入轻掺杂阱区的方法以得到最佳的击穿电压(breakdownvoltage)。例如，薄栅极氧化侧向双扩散金氧半导体(lateral double diffusionmetal oxide semiconductor，LDMOS)晶体管可利用轻阱区掺杂浓度以增加击穿电压。然而，对薄栅极侧向双扩散金氧半导体晶体管而言，使用轻掺杂浓度可能导致元件一直导通(normal-on)。
发明内容
有鉴于此，为了解决现有技术中存在的上述问题，本发明提供了一种半导体元件，包括：一第一高压阱区，具有一第一掺杂杂质且设置于一半导体基底；一第二高压阱区，具有一第二掺杂杂质且设置于上述半导体基底，并侧向相邻于上述第一高压阱区；一低压阱区，具有上述第二掺杂杂质且位于上述第二高压阱区的上方，并侧向相邻于上述第一高压阱区；一漏极，具有上述第一掺杂杂质且设置于上述第一高压阱区；一源极，具有上述第一掺杂杂质且设置于上述低压阱区；以及一栅极，设置于上述半导体基底并侧向位于上述源极以及上述漏极之间，其中上述栅极包括一薄栅极电介质以及一栅极电极。
另外，本发明还提供了一种制造半导体元件的方法，包括：在一半导体基底形成一第一掺杂杂质的一第一高压阱区；形成一第二掺杂杂质的一第二高压阱区以及形成上述第二掺杂杂质的一低压阱区，上述低压阱区设置于上述第二高压阱区的上方，以及上述第二高压阱区与上述低压阱区侧向相邻于上述第一高压阱区；形成一源极于上述低压阱区以及形成一漏极于上述第一高压阱区；在上述半导体基底形成一栅极并将所述栅极插入于上述源极与上述漏极之间。
另外，本发明还提供了一种集成电路，其包括一侧向双扩散金氧半导体晶体管，形成于一半导体基底，其中上述侧向双扩散金氧半导体晶体管包括一厚栅极电介质；以及一第一元件和一第二元件。上述第一元件包括一第一漏极，具有一第一掺杂杂质，设置于一半导体基底的上述第一掺杂杂质的一第一高压阱区；一第一低压阱区，具有一第二掺杂杂质，设置于上述半导体基底；一第一源极，具有上述第一掺杂杂质，设置于上述第一低压阱区；一第二高压阱区，具有上述第二掺杂杂质，设置于上述第一低压阱区的下方以及侧向包围上述第一低压阱区，使得位于上述第一源极以及上述第一漏极之间的一第一通道区包括部分的上述第二高压阱区以及部分的上述第一低压阱区；以及一第一栅极，具有一第一薄栅极电介质，设置于上述第一通道区的上方以及侧向位于上述第一源极以及上述第一漏极之间。以及上述第二元件包括一第二漏极，具有上述第一掺杂杂质，设置于上述半导体基底的上述第一掺杂杂质的一第三高压阱区；一第二低压阱区，具有上述第二掺杂杂质，设置于上述半导体基底以及侧向相邻于上述第三高压阱区；一第二源极，具有上述第一掺杂杂质，设置于上述第二低压阱区；一第四高压阱区，具有上述第二掺杂杂质，设置于上述第二低压阱区的下方并侧向相邻于上述第三高压阱区；以及一第二栅极，具有一第二薄栅极电介质，设置于一第二通道区的上方以及侧向位于上述第二源极与上述第二漏极之间。
另外，本发明提供了一种半导体元件，包括：一第一高压阱区，具有一第一掺杂杂质，设置于一半导体基底；一第二高压阱区，具有一第二掺杂杂质，设置于上述半导体基底，以及侧向相邻于上述第一高压阱区；一低压阱区，具有上述第二掺杂杂质，设置于上述第二高压阱区的上方，其中上述第二高压阱区垂直延伸以插入上述第一高压阱区以及上述低压阱区之间，并侧向相邻于上述第一高压阱区以及上述低压阱区；一漏极，具有上述第一掺杂杂质，设置于上述第一高压阱区；一源极，具有上述第一掺杂杂质，设置于上述低压阱区；以及一栅极，设置于上述半导体基底以及侧向位于上述源极与上述漏极之间，其中上述栅极包括一薄栅极电介质以及一栅极电极。
附图说明
图1示出了具有薄栅极电介质以及低压阱区的高压半导体元件的一实施例的剖面图；
图2示出了具有薄栅极电介质以及低压阱区的高压半导体元件的另一实施例的剖面图；
图3示出了具有图1、图2的半导体元件的集成电路的剖面图。
其中，附图标记说明如下：
100、200、320、330、340、350、360～半导体元件
110～基底                     120～高压N型阱区
130～高压P型阱区              135～低压P型阱区
140～源极                     150～漏极
160、162、164、166～隔离物    170～P型掺杂区
180～栅极                     182～栅极电介质
184～栅极电极                 186、188～间隔
300～集成电路                 310～半导体基底
370～内连线                   380～介电层
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图详细说明如下：
实施例：
本发明公开了如下的许多不同的实施例或是例子，用以执行许多实施例的不同的特征。组成元件以及排列的特定例子被描述如下以简化本发明。然而，其并非用以限定本发明。另外，在不同的例子中，本发明可能重复提及数字和/或文字。重复是为了简单以及清楚的目的，而非用以指定所描述的不同实施例和/或结构的关系。此外，下文所描述的第一物体在第二物体上方的结构可能包括第一物体与第二物体形成直接接触的实施例，也可包括形成额外的物体插入于第一物体与第二物体之间，使得第一物体与第二物体没有直接接触的实施例。
图1示出了半导体元件100的一实施例的剖面图。半导体元件100包括基底110。基底110包括硅，而基底110也可包括硅化锗、砷化镓或是其它适合的半导体材料。基底110还可包括其它物体，例如埋藏层(buried layer)或是磊晶层(epitaxy layer)。
高压N型阱区120位于基底110上。高压N型阱区120具有N型掺杂杂质以及其掺杂浓度的范围可大约在1015cm-3与1017cm-3之间。高压N型阱区120的厚度范围可大约在2微米(micrometer)与5微米之间。
高压P型阱区130位于基底110上，且相邻于高压N型阱区120。高压P型阱区130具有P型掺杂杂质以及其掺杂浓度的范围可大约在1015cm-3与1017cm-3之间。高压P型阱区130的厚度范围可大约在1.5微米与4微米之间。例如，高压P型阱区130的厚度可大约为2.5微米。
低压P型阱区135设置于高压P型阱区130的上方，且侧向接触高压N型阱区120。低压P型阱区135具有P型掺杂杂质以及其掺杂浓度的范围可大约在1016cm-3与1018cm-3之间。低压P型阱区135的厚度范围可大约在0.5微米与2微米之间。在另一例子中，低压P型阱区135的厚度可大约在1微米与1.5微米之间。
高压N型阱区120、高压P型阱区130与低压P型阱区135的掺杂范围可由适合的掺杂工艺所形成，例如离子注入。如同高压P型阱区130与低压P型阱区135大体上彼此重叠，根据相同图案的掺杂开口，经由连续的注入工艺可形成高压P型阱区130与低压P型阱区135，可提高制造效能。高压P型阱区130与低压P型阱区135可由P型掺杂杂质(例如：硼)所形成，高压N型阱区120可由N型掺杂杂质(例如：磷)所形成。经由目前已知的多个工艺步骤，或是例如在基底上形成一牺牲氧化物(sacrificial oxide)，并且在N型阱区或是P型阱区的处开出图案以及注入杂质，可分别形成高压N型阱区120、高压P型阱区130以及低压P型阱区135。
N型掺杂区140设置于低压P型阱区135并且当作源极使用。N型掺杂区150设置于高压N型阱区120并且当作漏极使用。N型掺杂区140以及N型掺杂区150可掺杂N型杂质(例如：磷)以作为N型通道金氧半导体(metaloxide semiconductor，MOS)晶体管。通过离子注入和/或扩散，可以形成源极140以及漏极150。更可包括其它工艺步骤以形成源极140以及漏极150。例如，可使用快速退火(rapid thermal annealing，RTA)的工艺来活化已注入的掺杂。源极140与漏极150可具有由多步骤注入所形成的不同的掺质轮廓(doping profile)。例如，可以包括像轻掺杂漏极(light doped drain，LDD)或是双扩散漏极(double diffused drain，DDD)的额外掺杂物。同样地，源极140与漏极150可具有不同的结构，例如：凸起、嵌壁式或是弯曲(strained)。在源极140以及漏极150之间可形成通道区。
隔离物160可设置于高压N型阱区120，且侧向位于源极140与漏极150之间。隔离物160可相邻于漏极150。隔离物160可以为浅沟渠隔离(shallowtrench isolation，STI)或是其它适合的隔离物，例如：局部硅氧化(localoxidation of silicon，LOCOS)或是深沟渠隔离。隔离物的厚度大于1微米。
除了隔离物160之外，半导体元件100还可包括设置不同的隔离物(例如隔离物162、164、166)并计划来限定不同的主动物(active feature)以及互相隔离。低压P型阱区135还包括P型掺杂区170，其中P型掺杂区170为低压P型阱区135的主体接触区(body contact)。可使用比低压P型阱区135较高浓度的P型杂质(例如：硼)来掺杂主体接触区170，以接触低压P型阱区135。
栅极180形成于基底110上，插入且侧向于源极140与漏极150之间。在源极140与漏极150之间，栅极180可延伸超过隔离物160。栅极180包括具有厚度的薄栅极电介质(gate dielectric)182，使得半导体元件100可在低压(例如：1伏特与6伏特之间的电压)下操作。栅极电介质182的厚度范围可大约在50埃(Angstrom)与300埃之间。例如，栅极电介质182的厚度可大约为130埃。栅极电介质182可包括氧化硅、高介电常数材料、氮氧化硅、其它适合的材料或其组合。可使用化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、热氧化物、其它适合的工艺或其组合来形成栅极电介质182。栅极180包括栅极电极184，用以将金属互相连接，并设置于栅极电介质182的上方。栅极180还包括间隔186以及间隔188，形成于栅极电极184以与栅极电介质182的两侧。
上述半导体元件100，例如N型通道金氧半导体晶体管，具有薄栅极电介质以及低压阱区。高压P型阱区130以及低压p型阱区135的组合提供分层的阱区结构。垂直的分层阱区结构可提供改善击穿电压以及临界电压(threshold voltage)的方法。再者，分层阱区可采用不同的方式来形成以及配置。举例来说，分层阱区可具有不同的掺质轮廓，例如：渐渐变化的掺质轮廓。在另一实施例中，半导体元件100中的不同掺杂区的掺杂型态也可互换以提供成为P型通道金氧半导体晶体管。因此，所设计的半导体元件100可操作在混合的输入模式，包括应用于源极140与栅极电极184之间的低压Vgs，以及应用于漏极150与源极140之间的高压Vds。在一实施例中，应用于源极140与栅极180之间的低压Vgs的范围从1伏特至6伏特，应用于漏极150与源极140之间的高压Vds的范围从12伏特至100伏特。例如，低压Vgs约为5伏特而高压Vds约为40伏特。栅极180还包括设置于栅极电介质182以与栅极电极184边缘的栅极间隔186以与栅极间隔188。
图2示出了根据本发明所述半导体元件200的另一实施例的剖面图。除了高压P型阱区130以及低压P型阱区135的配置有点差异之外，半导体元件200的结构、构成以及组成大体上相似于半导体元件100。高压P型阱区130形成于基底110上，且设置于低压P型阱区135的下方。高压P型阱区130还垂直延伸以插入于高压N型阱区120与低压P型阱区135之间，并且也侧向接触高压N型阱区120与低压P型阱区135。插入高压N型阱区120与低压P型阱区135之间的高压P型阱区130的垂直部分的厚度范围约为0.1微米与1微米之间。例如，高压P型阱区130的垂直部分的厚度可大约为0.3微米。半导体元件200也包括薄栅极电介质182。半导体元件200不仅具有分层阱区，而且也具有分层通道。通道形成于源极140与漏极150之间，因此包括部分的低压P型阱区135以及部分的高压P型阱区130。分层通道也可被不同地设置以及形成。举例来说，分层通道从源极140到漏极150可具有渐渐变化的掺质轮廓。分层通道提供额外调整击穿电压以及临界电压的方法。此外，高压P型阱区130设置于低压P型阱区135的下方并且侧向包围低压P型阱区135，使得位于源极140以及漏极150之间的通道区包括部分的高压P型阱区130以及部分的低压P型阱区135。
经由目前已知或是未来发展的不同技术，形成设置如P型阱区130、135的工艺是可执行的。在一例子中，工艺包括利用第一掺杂杂质种类(例如：硼)以形成高压P型阱区130，以及利用第二掺杂杂质种类(例如：铝、镓或是铟)以形成低压P型阱区135。假如半导体元件200为P型晶体管，则第一掺杂杂质种类可包括磷，而第二掺杂杂质种类可包括砷或是锑。在另一例子中，工艺可包括在相同的掺杂开口下执行淡掺杂以及退火，接着形成高压P型阱区130，以及执行浓掺杂以形成低压P型阱区135。在另一例子中，工艺可包括执行角度(angled)淡掺杂以形成高压P型阱区130，以及执行浓掺杂以形成低压P型阱区135。在另一例子中，工艺可包括在第一开口下执行淡掺杂以形成高压P型阱区130，以及在第二开口下执行浓掺杂以形成低压P型阱区135。也可执行另一工艺以形成分层阱区以及通道结构，例如利用间隔以偏移高压P型阱区130以及低压P型阱区135的轮廓。
可以理解到半导体元件100、200只当作例子来说明。前文所描述的半导体元件100、200并非限定于N型金氧半晶体管元件，除了P型金氧半晶体管的全部掺杂型态为N型金氧半晶体管的反相以及需根据P型金氧半晶体管的设计来修改大小之外，半导体元件可以扩大为具有相似结构的P型金氧半晶体管。P型金氧半晶体管具有薄栅极电介质以及对应于半导体元件100、200中低压阱区的低压N型阱区。P型金氧半晶体管可在低压Vgs以及高压Vds操作。低压Vgs的范围可大约从1伏特至6伏特。高压Vds的范围可大约从12伏特至100伏特。半导体元件100、200的构思还可扩大到其它高压元件，例如漏极延伸金氧半导体(drain-extended metal oxide semiconductor，DEMOS)晶体管以及双扩散漏极金氧半导体晶体管。半导体元件100、200在特定应用上可实现许多的优点。优点包括芯片尺寸减少、容易整合高压元件、由于容易整合于现有的高压元件工艺而不需要额外的工艺成本、兼容于逻辑电路，以及就电路设计而言提供新的选择。
图3示出了根据本发明所述集成电路300的一实施例的剖面图。集成电路300是由图1、图2中半导体元件100、200的实施例所整合的环境。集成电路300形成于半导体基底310。半导体基底310可包括元素半导体，例如：硅、锗以及钻石。半导体基底310也可包括化合物半导体，例如：碳化硅、砷化镓、砷化铟以及磷化铟。半导体基底310可包含合金半导体，例如：锗化硅、碳锗化硅(silicon germanium carbide)、磷砷化镓(gallium arsenicphosphide)以及磷铟化镓(gallium indium phosphide)。半导体基底310可包括磊晶层。例如，半导体基底可具有位于基体(bulk)半导体的上方的磊晶层。再者，半导体基底可被弯曲以提高效能。举例来说，磊晶层可包含不同于基体半导体的半导体材料，例如位于基体硅的上方的一层锗化硅，或是位于基体锗化硅的上方的一层硅，其中基体锗化硅是由包括选择性磊晶成长(Selective Epitaxial Growth，SEG)的工艺所形成的。此外，半导体基底310可包含绝缘半导体(semiconductor on insulator，SOI)结构，例如电介质埋藏层。另外，半导体基底310可包含N型埋藏层以及P型埋藏层。在一实施例中，电介质埋藏层可为氧化物埋藏层，例如经由下列方法所形成：由注入氧加以分离(separation by implantation ofoxygen，SIMOX)技术、芯片接合、选择性磊晶成长，或是其它适合的方法。此外，虽然本发明的范围没有限定，电介质埋藏层可包括氧化硅、氮化硅、氮氧化硅、低介电常数材料、空气隙(air gap)及其组合，和/或其它材料。
集成电路300可包括不同的半导体元件。集成电路300可包括半导体元件320，其中半导体元件320类似于图1中的半导体元件100。半导体元件320为具有薄栅极电介质以及低压阱区的侧向双扩散金氧半导体晶体管。相同型态的高压阱区设置于低压阱区的下方。集成电路300可包括半导体元件330，其中半导体元件330类似于图2中的半导体元件200。半导体元件330为具有薄栅极电介质以及低压阱区的侧向双扩散金氧半导体晶体管。薄栅极电介质的厚度范围大约在50埃与300埃之间。相同型态的高压阱区设置于低压阱区的下方，并垂直延伸以及侧向接触低压阱区，因此所形成的通道区包括部分的低压阱区以及部分的高压阱区。集成电路300可包括具有薄栅极电介质的传统侧向双扩散金氧半导体晶体管340。侧向双扩散金氧半导体晶体管340的薄栅极电介质的厚度范围大约在500埃与3000埃之间。集成电路300还可包括其它元件350、360，例如其它高压元件或是传统金氧半晶体管。上述设计与整合元件可以兼容以及组成一制造技术，以形成高压元件。在各特定应用中，不同的半导体元件可不同地被设计、设置以及整合。集成电路300形成为或是被整合成功率集成电路，例如电源供应控制器或是直流对直流(DC/DC)转换器；显示器驱动器，例如薄膜晶体管(thin film transistor，TFT)显示器驱动器或是等离子体显示器(plasma display panel，PDP)驱动器；输入/输出电路；逻辑电路；内存单元或其组合。
半导体元件320或是半导体元件330被设置以及操作于低压Vgs与高压Vds。例如，半导体元件320或是半导体元件330可在5伏特电压作用于栅极与源极之间以及40伏特电压作用于漏极与源极之间操作。因此所设计的半导体元件320、330可表示对低Vgs与高Vds操作的效能的改善。例如，可排除一直导通的问题。此外，半导体元件320或是半导体元件330也可为形成于三阱区结构的侧向双扩散金氧半导体晶体管，其中三阱区结构修改成包括薄栅极电介质以及低压阱区，其设置类似于图1的半导体元件100或是图2的半导体元件200。再者，高压半导体元件320、330的实施例也可包括(非用以限定)：垂直扩散金氧半导体(vertical diffused metal oxide semiconductor，VDMOS)晶体管；其它类型的高功率金氧半晶体管，例如漏极延伸金氧半晶体管或是双扩散漏极金氧半晶体管；鳍型(fin)结构场效晶体管；以及可弯曲金属氧化物半导体结构。
半导体元件340可被设置并操作于分别提供高压至栅极与漏极。半导体元件350、360可被设置并操作于分别提供高压或低压至栅极与漏极。
各半导体元件的栅极电介质包括氧化硅。栅极电介质也可包括氮氧化硅或是高介电常数的电介质，例如氧化铪、硅化铪、硅氧化铪、氮硅氧化铪、氧化锆、氧化铝、二氧化铪-三氧化二铝合金(HfO2-Al2O3)、氮化硅、五氧化钽或是其结合。栅极电介质可由热氧化、原子层沉积、化学气相沉积、物理气相沉积或是其结合所形成。栅极电介质可具有多层结构，例如第一层为经由热氧化所形成的氧化硅，第二层为高介电常数材料。在形成的过程中，栅极电介质可包括更多的工艺，例如热氧化层的氮处理，和/或包括氧化硅以及高介电常数层的栅极电介质堆叠的退火。
经由低阻抗的界面，各半导体元件的栅极电介质可耦接至内连线(interconnect)结构。栅极电介质包括导电材料以及可具有多层结构。栅极电介质可为含硅、含锗、或其它导电材料及其组合。例如，导电金属可包括掺杂多晶硅(poly-Si)、多晶锗化硅(poly-SiGe)、金属、金属硅化物、金属氮化物、金属氧化物、碳纳米管或其组合。金属可包括铜、钨、铝、铝合金、钯、钛、钽、镍、钴、钼。金属硅化物可包括铜硅化物、钨硅化物、铝硅化物、钯硅化物、钛硅化物、钽硅化物、镍硅化物、钴硅化物、铒硅化物以及钼硅化物。栅极电极可由化学气相沉积、物理气相沉积、硅化工艺、镀金和/或原子层沉积所形成。栅极电极的形成可包括更多工艺，例如多晶硅掺杂的注入或是硅化工艺的退火。
位于各栅极两边的间隔可包括电介质材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅或其组合。间隔可具有多层结构，以及经由沉积电介质材料再接着干蚀刻所形成。高压半导体元件还可包括其它物体，例如位于半导体基底以与栅极物上方的应力层(stress layer)。
集成电路300也包括内连线370，其延伸顺沿和/或通过一或多个介电层380。集成电路300可包括更多内连线，例如耦接至不同栅极电极的内连线(未显示)。内连线370可包括铜、钨、钛、氮化钛、金、铝、碳纳米管、碳富勒烯(carbon fullerenes)、耐火材料、上述材料的合金和/或其它材料，以及可由化学气相沉积、物理气相沉积、镀金和/或其它工艺所形成。内连线370也可包括多层结构。举例来说，内连线370可包含黏着层(adhesion layer)，其可能具有钛、氮化钛、钽或是氮化钽；埋藏层，其可能具有氮化钛或是氮化钽；以及基体导电层，其包含铜、钨、铝或是铝合金。介电层380可包括二氧化硅、氟硅玻璃(fluorosilicate glass，FSG)、黑钻石
Figure C20071008590000131
干凝胶(Xerogel)、气凝胶(Aerogel)、非晶体氟素碳(amorphous fluorinated carbon)、聚对二甲苯基(parylene)、苯并环丁烯(Benzocyclobutene，BCB)、聚芳香烃醚膜(Flare)以及多芳基碳氢化合物(SiLK)，和/或其它材料。以及介电层380可由化学气相沉积、原子层沉积、物理气相沉积、旋转涂布法(spin oncoating)和/或其它工艺所形成。
半导体元件320到半导体元件360之间可包括额外的隔离物以隔离其它元件。隔离物可包括不同的结构以及可由不同工艺技术形成。例如，隔离物可包括局部硅氧化、浅沟渠隔离，和/或其它适合的隔离结构。局部硅氧化可在图案化光罩层下使用热氧化而形成。浅沟渠隔离的形成可包括在半导体基底内蚀刻沟渠以及填充绝缘材料至沟渠，例如氧化硅、氮化硅或是氮氧化硅。已填充的沟渠可具有多层结构，例如具有氮化硅的热氧化衬垫层(liner layer)填充沟渠。在一实施例中，浅沟渠隔离结构可使用下列工艺顺序来制造，例如：成长一氧化垫(pad oxide)，形成低压化学气相沉积(low pressure chemicalvapor deposition，LPCVD)氮化层，使用光阻与光罩来图案化浅沟渠隔离开口，在基底内蚀刻沟渠，随意地成长热氧化沟渠衬垫以改善沟渠界面，使用化学气相沉积氧化物填充沟渠，使用化学机械平坦化(chemical mechanicalplanarization，CMP)以回蚀(etch back)，以及剥除氮化物以留下浅沟渠隔离结构。
因此，本发明提供了一种半导体元件。半导体元件包括一第一高压阱区，具有一第一掺杂杂质且设置于一半导体基底；一第二高压阱区，具有一第二掺杂杂质且设置于上述半导体基底，并侧向相邻于上述第一高压阱区；一低压阱区，具有上述第二掺杂杂质且位于上述第二高压阱区的上方；一漏极，具有上述第一掺杂杂质且设置于上述第一高压阱区；一源极，具有上述第一掺杂杂质且设置于上述低压阱区；以及一栅极，设置于上述半导体基底并侧向位于上述源极以及上述漏极之间，其中上述栅极包括一薄栅极电介质以及一栅极电极。
在上述半导体元件中，上述低压阱区可侧向相邻于上述第一高压阱区。上述第二高压阱区垂直延伸以插入上述第一高压阱区与上述低压阱区之间，并侧向相邻于上述第一高压阱区以及上述低压阱区。上述栅极可在上述栅极与上述源极之间为一低电压下操作。上述低电压的范围可大约在1伏特与6伏特之间。上述漏极可在上述漏极与上述源极之间为一高电压下操作。上述高电压的范围大约在12伏特与100伏特之间。上述第一掺杂杂质以及上述第二掺杂杂质之一者可包括一N型掺杂杂质，以及另一者包括一P型掺杂杂质。上述半导体元件还可包括一沟渠隔离物设置于上述第一高压阱区且位于上述漏极以及上述源极之间，以及侧向相邻于上述漏极。上述半导体元件更可包括一主体接触区设置于上述低压阱区，通过上述沟渠隔离物插入而侧向离开于上述源极。上述低压阱区的掺杂浓度范围可大约在1016cm-3与1018cm-3之间。上述低压阱区的厚度范围可大约在0.5微米与2微米之间。上述低压阱区的厚度范围可大约为1微米与1.5微米之间。上述第一高压阱区以及上述第二高压阱区的掺杂浓度范围可大约在1015cm-3与1017cm-3之间。上述第二高压阱区的厚度范围可大约在1.5微米与4微米之间。上述第二高压阱区的厚度范围可大约为2.4微米。上述栅极电介质的厚度范围可大约在50埃与300埃之间。上述栅极电介质的厚度范围可大约为130埃。在一相同扩散光罩开口下，上述低压阱区以及上述第二高压阱区经由连续的掺杂过程而形成。
本发明也提供了一种集成电路。上述集成电路包括一侧向双扩散金氧半导体晶体管，形成于一半导体基底，其中上述侧向双扩散金氧半导体晶体管包括一厚栅极电介质；以及至少一第一元件以及一第二元件之一。上述第一元件包括一第一漏极，具有一第一掺杂杂质且设置于一半导体基底的上述第一掺杂杂质的一第一高压阱区；一第一低压阱区，具有一第二掺杂杂质且设置于上述半导体基底；一第一源极，具有上述第一掺杂杂质且设置于上述第一低压阱区；一第二高压阱区，具有上述第二掺杂杂质，设置于上述第一低压阱区的下方以及侧向包围上述第一低压阱区，使得位于上述第一源极以及上述第一漏极之间的一第一通道区包括部分的上述第二高压阱区以及部分的上述第一低压阱区；以及一第一栅极，具有一第一薄栅极电介质，设置于上述第一通道区的上方以及侧向位于上述第一源极以及上述第一漏极之间。上述第二元件包括一第二漏极，具有上述第一掺杂杂质且设置于上述半导体基底的上述第一掺杂杂质的一第三高压阱区；一第二低压阱区，具有上述第二掺杂杂质，设置于上述半导体基底以及侧向相邻于上述第三高压阱区；一第二源极，具有上述第一掺杂杂质且设置于上述第二低压阱区；一第四高压阱区，具有上述第二掺杂杂质，设置于上述第二低压阱区的下方；以及一第二栅极，具有一第二薄栅极电介质，设置于一第二通道区的上方以及侧向位于上述第二源极与上述第二漏极之间。上述厚栅极电介质的厚度范围可大约在500埃与3000埃之间，上述第一薄栅极电介质以及上述第二薄栅极电介质的厚度范围可大约在50埃与300埃之间。
本发明也提供一种方法。上述方法包括形成一第一掺杂杂质的一第一高压阱区于一半导体基底；形成一第二掺杂杂质的一第二高压阱区以及形成上述第二掺杂杂质的一低压阱区，使得上述低压阱区设置于上述第二高压阱区的上方，以及上述第二高压阱区与上述低压阱区侧向相邻于上述第一高压阱区；形成一源极于上述低压阱区以及形成一漏极于上述第一高压阱区；以及形成一栅极于上述半导体基底以及插入于上述源极与上述漏极的间，其中位于上述源极与上述漏极的间的通道区包括部分的上述第二高压阱区以及部分的上述低压阱区。
在上述方法中，形成上述第二高压阱区以及上述低压阱区的步骤可包括形成上述第二高压阱区侧向包围上述低压阱区。形成上述第二高压阱区以及上述低压阱区的步骤可包括利用一第一掺杂杂质种类以形成上述第二高压阱区，以及利用一第二掺杂杂质种类以形成上述低压阱区。上述第一掺杂杂质种类可由包含磷与硼的群组中选择。上述第二掺杂杂质种类可由包含铝、镓、铟、砷以及锑的群组中选择。形成上述第二高压阱区以及上述低压阱区的步骤也可包括淡掺杂；在执行淡掺杂之后，执行退火的工艺；以及执行浓掺杂。形成上述第二高压阱区以及上述低压阱区的步骤也可包括角度淡掺杂以形成上述第二高压阱区；以及执行浓掺杂以形成上述低压阱区。形成上述第二高压阱区以及上述低压阱区的步骤也可包括在一第一开口下执行淡掺杂以形成上述第二高压阱区；以及在第二开口下执行浓掺杂以形成上述低压阱区。
本发明虽以较佳实施例公开如上，然而其并非用以限定本发明的专利保护范围，任何本领域的技术人员，在不脱离本发明的构思和范围内，应当可做些一些更动与润饰，因此本发明的保护范围当以所附权利要求书所界定的保护范围为准。

Claims (7)

1.一种半导体元件，包括：
一第一高压阱区，具有一第一掺杂杂质，设置于一半导体基底；
一第二高压阱区，具有一第二掺杂杂质，设置于上述半导体基底，并侧向相邻于上述第一高压阱区；
一低压阱区，具有上述第二掺杂杂质，位于上述第二高压阱区的上方，并侧向相邻于上述第一高压阱区；
一漏极，具有上述第一掺杂杂质，设置于上述第一高压阱区；
一源极，具有上述第一掺杂杂质，设置于上述低压阱区；以及
一栅极，设置于上述半导体基底并侧向位于上述源极以及上述漏极之间，其中上述栅极包括一薄栅极电介质以及一栅极电极。
2.如权利要求1所述的半导体元件，其中上述栅极以及上述源极在上述栅极与上述源极之间在一低电压下操作，其中上述低电压的范围在1伏特与6伏特之间。
3.如权利要求1所述的半导体元件，其中上述漏极以及上述源极在上述漏极与上述源极之间在一高电压下操作，其中上述高电压的范围在12伏特与100伏特之间。
4.如权利要求1所述的半导体元件，其中上述第一掺杂杂质以及上述第二掺杂杂质中之一包括一N型掺杂杂质，以及上述第一掺杂杂质以及上述第二掺杂杂质中另一包括一P型掺杂杂质。
5.一种制造半导体元件的方法，包括：
在一半导体基底形成一第一掺杂杂质的一第一高压阱区；
形成一第二掺杂杂质的一第二高压阱区以及形成上述第二掺杂杂质的一低压阱区，上述低压阱区设置于上述第二高压阱区的上方，以及上述第二高压阱区与上述低压阱区侧向相邻于上述第一高压阱区；
在上述低压阱区形成一源极以及在上述第一高压阱区形成一漏极；以及
在上述半导体基底形成一栅极并将所述栅极插入于上述源极与上述漏极之间。
6.一种集成电路，包括：
一侧向双扩散金氧半导体晶体管，形成于一半导体基底，其中上述侧向双扩散金氧半导体晶体管包括一厚栅极电介质；以及
一第一元件以及一第二元件，其中上述第一元件包括：
一第一漏极，具有一第一掺杂杂质，设置于一半导体基底的上述第一掺杂杂质的一第一高压阱区；
一第一低压阱区，具有一第二掺杂杂质，设置于上述半导体基底；
一第一源极，具有上述第一掺杂杂质，设置于上述第一低压阱区；
一第二高压阱区，具有上述第二掺杂杂质，设置于上述第一低压阱区的下方以及侧向包围上述第一低压阱区，使得位于上述第一源极以及上述第一漏极之间的一第一通道区包括部分的上述第二高压阱区以及部分的上述第一低压阱区；以及
一第一栅极，具有一第一薄栅极电介质，设置于上述第一通道区的上方以及侧向位于上述第一源极以及上述第一漏极之间；
以及上述第二元件包括：
一第二漏极，具有上述第一掺杂杂质，设置于上述半导体基底的上述第一掺杂杂质的一第三高压阱区；
一第二低压阱区，具有上述第二掺杂杂质，设置于上述半导体基底以及侧向相邻于上述第三高压阱区；
一第二源极，具有上述第一掺杂杂质，设置于上述第二低压阱区；
一第四高压阱区，具有上述第二掺杂杂质，设置于上述第二低压阱区的下方并侧向相邻于上述第三高压阱区；以及
一第二栅极，具有一第二薄栅极电介质，设置于一第二通道区的上方以及侧向位于上述第二源极与上述第二漏极之间。
7.如权利要求6所述的集成电路，其中上述厚栅极电介质的厚度范围在500埃与3000埃之间，上述第一薄栅极电介质以及上述第二薄栅极电介质的厚度范围在50埃与300埃之间。
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