CN100511659C - 具有电气元件和该元件的电连接线的装置以及制造该装置的方法 - Google Patents

具有电气元件和该元件的电连接线的装置以及制造该装置的方法 Download PDF

Info

Publication number
CN100511659C
CN100511659C CNB2005800058976A CN200580005897A CN100511659C CN 100511659 C CN100511659 C CN 100511659C CN B2005800058976 A CNB2005800058976 A CN B2005800058976A CN 200580005897 A CN200580005897 A CN 200580005897A CN 100511659 C CN100511659 C CN 100511659C
Authority
CN
China
Prior art keywords
insulating barrier
metal layer
contact
hole
equal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005800058976A
Other languages
English (en)
Other versions
CN1922730A (zh
Inventor
H·施沃茨鲍尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of CN1922730A publication Critical patent/CN1922730A/zh
Application granted granted Critical
Publication of CN100511659C publication Critical patent/CN100511659C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种装置(1)，该装置包括至少一个具有至少一个电接触面(20)的电气元件(2)、至少一个用于电接触该元件的接触面的电连接线(3)、和至少一个被布置在该元件上的电绝缘层(4)，该电绝缘层具有至少一个在该绝缘层的厚度方向(40)上贯穿的孔(42)，该孔被布置为面对该元件的接触面，其中该绝缘层具有形成该孔的边界的侧面(43)并且该电连接线具有至少一个被布置在该侧面上的金属化层(30)。该装置的特征在于，该金属化层相对于接触面倾斜地被定位。由于倾斜地被定位的金属化层，导致连接线的涂敷在绝缘层上的段、绝缘层和所述元件在很大程度上相互机械去耦。为此优选地，金属化层为数个μm厚。通过机械去耦，连接线、绝缘层和元件可以由具有不同热膨胀系数的材料构成。特别是在功率半导体元件的大面积电接触的情况下使用本发明。

Description

具有电气元件和该元件的电连接线的装置以及制造该装置的方法
本发明涉及一种具有至少一个电气元件的装置，该电气元件具有至少一个电接触面、至少一个用于电接触该元件的接触面的电连接线和至少一个被布置在该元件上的电绝缘层，该电绝缘层具有至少一个在该绝缘层的厚度方向上贯穿的孔，该孔被布置为面对所述元件的接触面，其中所述绝缘层具有限制所述孔的侧面并且所述电连接线具有至少一个被布置在所述侧面上的金属化层。除了该装置之外，还给出一种用于制造该装置的方法。
一种装置和一种用于制造这种装置的方法例如由WO03/030247 A2所公开。所述元件是被布置在衬底(电路载体)上的功率半导体元件。所述衬底例如是DCB(直接铜熔结)衬底，该DCB衬底包括由陶瓷制成的载体层，在该载体层的两侧涂敷由铜制成的导电层。该功率半导体元件被这样焊接在由铜制成的导电层之一上，使得存在功率半导体元件的由所述衬底指明方向的电接触面。
在真空下基于聚酰亚胺或者环氧化物的绝缘薄膜被层压到由所述功率半导体元件和所述衬底组成的装置上，使得所述绝缘薄膜与所述功率半导体元件和衬底紧密相贴地连接。所述绝缘薄膜与所述功率半导体元件和衬底以形状拟合并且附着的方式(form-und kraftschluessig)相连接。在所述绝缘薄膜的背离该功率半导体元件的表面轮廓内复制由功率半导体元件和衬底所给定的表面轮廓(外形)。
为了电连接所述功率半导体元件的接触面，在所述绝缘薄膜中生成孔(窗口)。该孔的生成通过激光烧蚀来实现。在此，所述功率半导体元件的接触面被露出。为了制造接触所述功率半导体元件的接触面所利用的电连接线，随后在所述接触面上并且在所述绝缘薄膜上涂敷金属化层。为了保证这样所生成的连接线的必要的电流承载能力，在所述金属化层上沉积相对厚的铜层。铜的沉积以电镀的方式实现。该铜层的层厚可以为数百μm。
所述功率半导体元件基本上由硅构成。铜的热膨胀系数与硅的热膨胀系数明显不同。因此在所述功率半导体元件运行时可能在由所述功率半导体元件和连接线组成的装置内出现非常高的机械应力。这种高的机械应力可能导致所述连接线与功率半导体元件的接触面之间的电接触被中断。
由Liang等人在2003年的Electronic Components and TechnologyConverence发表的论文的第1090至1094页中同样公开了一种用于大面积接触半导体元件的接触面的方法。
因此本发明的任务是，提供一种具有电气元件和电连接线的装置，其中所述元件和所述连接线由具有非常不同的热膨胀系数的材料构成，并且其中尽管所述装置有高的热应力，但仍确保所述元件的接触面的接触。
为了解决该任务，给出一种装置，该装置包括至少一个具有至少一个电接触面的电气元件、至少一个用于电接触所述元件的接触面的电连接线和至少一个被布置在所述元件上的电绝缘层，该电绝缘层具有至少一个在该绝缘层的厚度方向上贯穿的孔，该孔被布置为面对所述元件的接触面，其中所述绝缘层具有形成所述孔的边界的侧面并且所述电连接线具有至少一个被布置在所述侧面上的金属化层。所述装置的特征在于，所述金属化层相对于所述接触面倾斜地被定位。所述金属化层不仅被涂敷在所述元件的接触面上，而且也被涂敷在所述绝缘层的侧面上。
为了解决所述任务，还给出一种用于制造所述装置的方法，该方法具有以下方法步骤：a)提供具有电接触面的元件，b)在所述元件上生成具有贯穿的孔的绝缘层，使得可以自由通达所述元件的接触面，以及c)这样在所述绝缘层的形成所述孔的边界的侧面上布置连接线的金属化层，使得所述金属化层相对于所述接触面倾斜地被定位。
为了提供具有接触面的元件，例如这样在衬底上布置所述元件，使得可以自由通达所述元件的接触面。所述衬底是在有机或者无机基底上的任意的电路载体。这样的电路载体或者衬底例如是PCB(印刷电路板)衬底、BCD衬底、IM(绝缘金属)衬底、HTCC(高温共烧陶瓷)衬底和LTCC(低温共烧陶瓷)衬底。
所述连接线例如由两个相互固定连接的段组成。第一段由所述金属化层构成，该金属化层例如被布置在所述孔的成斜面的侧面上并且被布置在所述元件的接触面上。所述连接线的第二段由被涂敷在所述绝缘层上的金属化构成。通过被布置在所述侧面上的金属化层的定位，所述连接线的第二段与所述元件机械去耦。由此可以处理由具有不同热膨胀系数的材料制成的所述连接线的第二段和所述元件。例如所述连接线的第二段具有厚的铜层。所述元件例如是由硅制成的半导体元件。在所述装置有高的热负荷的情况下，由于这些材料的不同热膨胀系数而出现所述装置的高的机械负荷。因为铜比硅更剧烈地膨胀，所以在没有适当的对策的情况下会产生所述连接线的第一段或者所述连接线的连接对接触面的高的拉力负荷。但是，由于具有相对于接触面倾斜布置的金属化层的、所述连接线的第一段的构成，导致有效地减轻张力。明显地降低由于所使用的材料的不同热膨胀系数而使所述装置失效的概率。同样的内容尤其也适用于具有成斜面的侧面的绝缘层。由于该成斜面的侧面，绝缘层的热膨胀在很大程度上与所述连接线的段的热膨胀去耦。
在一个特别的扩展方案中，所述金属化层相对于所述接触面以从大于等于30°至小于等于80°的范围内选择的角度被定位。优选地，该角度是从大于等于50°至小于等于70°的范围内选择的。在角度为90°时所述金属化层将垂直于所述接触面被定位。
所述金属化层的层厚这样来选择，使得导致有效地减轻张力。特别有利的是，所述金属化层的层厚从大于等于0.5μm至小于等于30μm的范围内选择。所述层厚尤其是从大于等于2.0μm至小于等于20μm的范围内选择。所述金属化层的相对于接触面不是倾斜地被定位的区域优选地具有明显更大的层厚。该更大的层厚例如是提供对于所述元件的运行来说必要的电流承载能力所需的。
该金属化层可以由唯一的层组成。存在单层的金属化层。特别地，所述金属化层具有多层结构，该多层结构具有至少两个上下重叠布置的子金属化层。在此，每个子金属化层与不同的功能相关联。例如第一子金属化层导致非常好地附着在所述元件的接触面上。该子金属化层起粘合层(Haftvermittlungsschicht)的作用。在半导体元件的情况下已证明由钛制成的粘合层是有效的。粘合层的其它适合的材料例如是铬、钒或者锆。被布置在所述粘合层之上的第二子金属层例如起扩散屏障的作用。这样的子金属化层例如由钛钨合金构成。第三子金属化层例如由在第二子金属化层上电镀沉积的铜构成。该由铜构成的子金属化层负责必要的电流承载能力。这产生具有层序列Ti/TiW/Cu的金属化层。
为了所述金属化层的倾斜定位，例如使所述绝缘层的孔的侧面成斜面。例如所述侧面的(平均)面法线与所述接触面的(平均)面法线成一个角度，该角度是从大于等于30°至小于等于80°的范围内选择的。在平均面法线的情况下不考虑面的粗糙度或者波纹。
在一个特别有利的扩展方案中，在所述绝缘层的孔的侧面上布置有所述金属化层，该侧面具有至少一个阶梯。由于该阶梯，产生所述金属化层相对于所述元件的接触面倾斜的延展方向。有利地，在此存在多个阶梯。由于该阶梯或者这些阶梯，导致有效地减轻张力。
各个阶梯例如通过多层的绝缘层产生。因此，在一个特别的扩展方案中，所述绝缘层具有多层结构，该多层结构具有至少两个上下重叠布置的子绝缘层。在此可以附加地使各个子绝缘层或者所有子绝缘层朝着所述孔成斜面。所述绝缘层或者子绝缘层成斜面例如通过借助于激光烧蚀的材料剥蚀来实现。所述材料剥蚀还可以以湿化学或者干化学的方式进行。例如通过反应物质的侵蚀来蚀刻所述子绝缘层的绝缘材料。因为一般在曝露的位置上、例如在棱边上，蚀刻速率被提高，所以在这些棱边上自动地使子绝缘层成缓坡或者成斜面。
在另一个扩展方案中，所述绝缘层的层厚从大于等于20μm至小于等于500μm的范围内选择。优选地，该绝缘层的层厚从大于等于50μm至小于等于200μm的范围内选择。如果所述金属化层非常薄(例如5μm至10μm)，则具有明显更大层厚的绝缘层可以起有效支承的作用。在所述金属化层热膨胀时不把所述绝缘层挤开。
为了生成所述绝缘层，例如涂敷相应厚度的电绝缘漆。该漆以压制法被涂敷到所述元件上。在所述漆硬化和/或干燥之后，在所生成的绝缘层中生成所述孔。在此，特别是执行光刻工艺。优选地为此使用光敏漆。
在一个特别的扩展方案中，为了在所述元件上生成绝缘层执行以下方法步骤：d)在所述元件上层压至少一个绝缘薄膜，并且e)在所述绝缘薄膜中生成孔，使得露出所述元件的接触面。所述绝缘层由至少一个被层压到所述元件上的绝缘薄膜构成。在此，绝缘薄膜的至少一部分这样被层压到所述元件上，使得在所述绝缘薄膜的背离所述元件的部分的表面轮廓中复制所述元件的表面轮廓。该表面轮廓不涉及所述元件的表面的粗糙度或者波纹。所述表面轮廓例如由所述元件的棱边产生。特别地，所复制的表面轮廓不仅由所述元件、而且还由衬底来预先给定，其中在所述衬底上布置所述元件。
在一个特别的扩展方案中，在真空下进行所述绝缘薄膜的层压。通过在真空下层压，在所述绝缘薄膜和所述元件之间产生特别牢固并且紧密的接触。
可以只层压具有相应薄膜厚度的绝缘薄膜。也可以上下重叠地层压多个具有相应薄膜厚度的绝缘薄膜，这些绝缘薄膜作为子绝缘层一起构成所述绝缘层。所使用的绝缘薄膜具有电绝缘塑料。在此，作为塑料，可以设想每一种任意的热固性和/或热塑性塑料。绝缘薄膜特别是具有从以下组中选择的至少一种塑料：聚丙烯酸酯、聚酰亚胺、聚异氰酸盐、聚乙烯、多酚、聚醚醚酮、聚四氟乙烯和/或环氧化物。同样可以设想所述塑料的混合和/或塑料单体的共聚合物。所谓的液晶聚合物可以与有机改性陶瓷一样得到使用。
原则上，可以对所述元件的的接触面层压已经具有所生成的孔的绝缘薄膜。为此这样层压所述绝缘薄膜，使得所述孔位于所述元件的接触面之上。然而有利地在层压之后才在所述绝缘薄膜中生成所述孔。在绝缘薄膜中生成孔通过材料剥蚀实现。这可以以光刻方式进行。特别地，在所述绝缘薄膜中生成所述孔通过激光烧蚀来实现。材料借助于激光被剥蚀。为了进行激光烧蚀，例如使用波长为9.24μm的CO2激光器。还可以设想使用UV激光器。
优选地，为了布置所述金属化层，执行蒸汽沉积法。所述蒸汽沉积法例如是物理蒸汽沉积法(Physical Vapour Deposition，PVD)。这样的蒸汽沉积法还可以被用于生成绝缘层。所述PVD法例如是溅射。同样可以设想化学蒸汽沉积法(Chemical Vapour Deposition，CVD)。特别是在所述绝缘层的孔的侧面成斜面的情况下可以借助于蒸汽沉积法生成具有足够的层厚的金属化层。通过所述蒸汽沉积法，有利地还在所述绝缘层或者绝缘薄膜上生成金属化层，该金属化层例如是电镀沉积其它电极材料的起点。优选地将从铝、金、铜、钼、银、钛和/或钨的组中选择的金属用于所述金属化层和/或电镀沉积。在此，银是特别合适的，因为银具有高的电导率并且同时相对软(E模量比铜更低)。由此在热负荷下出现较低的机械张力。
在另一个扩展方案中，在绝缘层的侧面上布置金属化层之前和/或之后在所述绝缘层上生成所述连接线的段，该段具有比所述金属化层的层厚更大的厚度。例如不仅在绝缘层的侧面上朝着绝缘层的孔生成薄的金属化层，而且还在绝缘层的表面上生成薄的金属化层。在绝缘层的表面上的金属化层上电镀沉积金属。这形成所述连接线的具有较大层厚的段。在此，沉积具有至多500μm的层厚的金属。该金属例如是铝或者铜。
为了生成所述连接线的具有较大层厚的段，优选地在沉积所述金属期间关闭所述绝缘层的孔。为了关闭所述孔，例如执行光刻工艺。通过关闭所述孔保证，只在未被覆盖的连接线的位置处沉积所述金属。
所述装置可以具有任意的元件。该元件例如是无源电气元件。在一个特别的扩展方案中，所述元件是半导体元件。该半导体元件优选地是功率半导体元件。该功率半导体元件尤其是从二极管、MOSFET、IGBT、晶闸管和/或双极型晶体管的组中选择。这样的功率半导体元件适用于高电流(数百A)的控制和/或开关。
所述功率半导体元件是可控制的。为此所述功率半导体元件分别具有至少一个输入接触、一个输出接触和一个控制接触。在双极型晶体管的情况下输入接触通常称为发射极，输出接触称为集电极，而控制接触称为基极。在MOSFET的情况下这些接触称为源极、漏极和栅极。
正是在功率半导体元件的情况下在运行时切换高电流，因此出现显著的放热。由于放热，特别是在通过由铜制成的厚连接线被电接触的功率半导体元件的情况下可能发生上述的机械应力。通过构成具有相对于功率半导体元件的接触面倾斜布置的相对薄的金属化层的连接线，可以实现有效地减轻张力。
在功率半导体元件的情况下，重要的是，给相应的接触面提供足够的电流。为了保证这一点，在一个特别的扩展方案中，所述绝缘层具有多个构成行或者矩阵的孔。接触面的大面积接触通过多个分别具有至少一个金属化层的孔来实现。由此保证，尽管金属化层薄，但仍给功率半导体元件提供足够的电流。此外还设法使电流也均匀地分布在接触面上。在功率半导体元件运行时，在接触的区域中不出现干扰的横向电流梯度。
在矩阵的情况下，例如在绝缘层中存在具有或多或少对称的基面的孔。所述基面例如是椭圆形、矩形或者圆形。在孔按行布置的情况下，出现具有条形基面的孔。所述金属化层优选地沿每个条形孔的一个纵向棱边或者两个纵向棱边被施加。
总之，利用所述本发明产生以下重要优点：
-通过构成具有相对于所述元件的接触面倾斜布置的优选地薄的金属化层的连接线，导致连接线的被施加在绝缘层上的段和所述元件在很大程度上相互机械去耦。
-通过机械去耦，显著地降低由于热引起的机械应力而使所述装置失效的概率。这尤其也适用于以下情况，即所述连接线与所述元件由具有不同膨胀系数的不同材料构成。
-用于电接触功率半导体元件的装置是特别有利的，在所述功率半导体元件中在运行时出现相对强的放热。
下面借助于多个实施例和与此有关的图更详细地说明本发明。这些图是示意性的并且不是按正确比例的图。
图1以侧横截面图示出具有电气元件和该元件的连接线以及在衬底上的绝缘层的装置。
图2示出图1的装置的一部分。
图3-图5示出该装置的不同的实施形式。
图6示出从上方看具有带有多个孔的矩阵的绝缘层的一部分。
图7示出从上方看具有一行多个条形孔的绝缘层的一部分。
图8示出一种用于制造该装置的方法。
该装置1具有在衬底5上的电气元件2(图1)。所述衬底5是DCB衬底，该DCB衬底具有载体层50和涂敷在该载体层50上的由铜制成的导电层51。该载体层50由陶瓷构成。
所述电气元件2是MOSFET形式的功率半导体元件。该功率半导体元件2被这样焊接在导电层51上，使得该功率半导体元件2的电接触面20背离衬底5。通过接触面20电接触该功率半导体元件3的接触(源极、栅极、漏极)。
在该功率半导体元件2上以及在衬底5上涂敷有绝缘薄膜形式的绝缘层4。在此，这样涂敷该绝缘薄膜4，使得在绝缘薄膜4的一部分的表面轮廓47中复制由功率半导体元件2、导电层51和DCB衬底的载体层50产生的表面轮廓。该绝缘薄膜遵循功率半导体元件4和衬底5的拓扑。在此，克服超过500μm的高度差。
绝缘薄膜4具有沿绝缘薄膜的厚度方向40贯穿的孔42《图2)。该孔42相对于功率半导体元件2的电接触面20被装置。绝缘层的、形成绝缘层的孔42的边界的侧面43成斜面。该侧面43相对于接触面20倾斜地布置。
在该侧面43上涂敷有金属化层30。该金属化层30的层厚32为大约5μm。由于该绝缘薄膜4的倾斜的侧面43，所述金属化层30同样相对于功率半导体元件2的接触面20倾斜地取向。所述金属化层30相对于接触面20取向的角度为大约50°。
替代单层的金属化层30，所述金属化层30以多层结构为特征(图30)。所述金属化层30由单独的上下重叠布置的子金属化层33组成。总层厚30同样为5μm。与所述功率半导体元件的接触面20直接连接的下子金属化层由钛构成并且起粘合层的作用。布置在该下子金属化层之上的子金属化层由钛钨合金构成。
在绝缘薄膜4的区域46中涂敷有连接线3的一段34，该段具有大于绝缘薄膜4的孔42中的金属化层30的层厚32的厚度35。该段34中的连接线3的厚度为大约500μm。该段由铜的电镀沉积36构成。
所述功率半导体元件2由硅构成。在绝缘薄膜4上的连接线3的所述段34由铜构成。在所述功率半导体元件2运行时流过非常高的电流。由于所述功率半导体元件2的损耗功率，发生整个装置1的相对强的发热。因为硅和铜具有非常不同的热膨胀系数，在运行时在所述装置1内出现相对高的机械应力。在电镀沉积的铜层36的厚度方向上出现相对高的拉应力。通过所选择的具有连接线3和在绝缘薄膜4的孔42中的薄金属化层30的特殊装置来保证，连接线3的段34的热引起的膨胀以及绝缘薄膜4的热膨胀几乎与半导体元件2的热引起的膨胀去耦。连接线的段34与功率半导体元件2基本上相互机械去耦。通过在所述孔中倾斜布置的金属化层30，减轻装置1的张力。这导致装置1的可靠性提高。通过金属化层30，尽管有高的热负荷，但功率半导体元件2保持被电接触。
在另一实施形式中，绝缘薄膜4具有多个子绝缘薄膜45(图4)。该绝缘薄膜4由多个上下重叠布置的子绝缘薄膜45组成。在此这样布置子绝缘薄膜45，使得在孔42中产生阶梯44。越过该阶梯44布置有金属化层30。该阶梯44起减轻张力的作用。在该实施形式的一个扩展方案中附加地使每个子绝缘薄膜45成斜面(图5)。
为了保证功率半导体元件2的运行所需的电流，在功率半导体元件2的接触面20上布置有多个这样的孔42。在此，多个孔42构成一行49(图7)。每个孔42具有条形的基面。在另一实施形式中，每个孔42具有正方形的基面。多个孔42以矩阵48形式分布在绝缘薄膜4上(图6)。在此，这样布置每个孔42，使得穿过孔42分别借助于金属化层30来电接触所述接触面20。通过该装置1，一方面保证必要的电流承载能力。此外还保证，均匀地给功率半导体元件的接触面20供电。
替代于此，在一种(未示出的)实施形式中，为了提供所需的电流，在直接位于所述接触面上的金属化层上涂敷相对厚的铜层。该铜层例如被布置在所述孔42的中间。
为了制造所述装置1，在DCB衬底5上焊上所述功率半导体元件2。随后层压所述绝缘薄膜4(图8，附图标记80)。该层压在真空下进行。在此情况下，在绝缘薄膜4与功率半导体元件2或者衬底5之间形成牢固并且紧密的接触。通过所述层压，在绝缘薄膜4的表面轮廓47中复制由功率半导体元件2和衬底5所预先给定的表面轮廓25。绝缘薄膜4的背离衬底5和功率半导体元件2的表面基本上显示出与功率半导体元件5和衬底5相同的表面轮廓。
在下一个方法步骤(图8，附图标记81)中，在绝缘薄膜4中生成用于接触功率半导体元件2的接触面20的孔42。打开窗口42。所述窗口42的打开通过借助激光烧蚀的材料剥蚀来实现。为此使用波长为9.24μm的CO2激光器。在此情况下，这样进行材料剥蚀，使得产生相对于功率半导体元件2的接触面20倾斜生成的、形成孔42的边界的侧面43。在材料剥蚀之后执行清洁步骤，以去除材料剥蚀的残留物。
在制造了孔42之后，在功率半导体元件2的接触面20、绝缘薄膜2的侧面43和绝缘薄膜4的区域46的表面上涂敷金属化层30(图8，附图标记82)。该涂敷通过蒸汽沉积法来实现。必要时多次执行该方法，以便得到具有多层结构的金属化层。
此外，通过光刻步骤来覆盖所述孔42(图8，附图标记82)。这导致孔42中的连接线3或者金属化层30的封闭37。然后进行铜的电镀沉积，以便在未被封闭的区域中制造连接线3。这产生具有厚的铜层的连接线3的段34。该铜层36的层厚35为400μm。
替代上述方法，首先不仅在孔42中的金属化层30上而且在孔42之外的金属化层上执行电镀沉积。
停止该电镀沉积。随后在光刻步骤中封闭所述孔42。另外，在孔42之外的区城内沉积相应厚度的铜。这产生具有另一由铜制成的子金属化层33的金属化层30。
在另一扩展方案中，为了提供在接触面20上具有金属化层30的功率半导体元件2，采取如下措施：在被分为多个功率半导体元件2的晶片上层压绝缘薄膜4。另外，使功率半导体元件2的接触面20露出。接着进行接触面20和绝缘薄膜4的金属化。在绝缘薄膜的孔42中并且在绝缘薄膜4上沉积金属化层30。该沉积以结构化的方式进行。
此外，直接在晶片上制造如上所述的电连接线。在制造了电连接线之后才进行单个模块的分割。替代于此，把晶片分割为各个功率半导体元件2。如上所述继续加工各个功率半导体元件2。为此例如将功率半导体元件2之一焊接到衬底上。接着，在该功率半导体元件2和衬底5上层压另一个绝缘薄膜。在该另一个绝缘薄膜中在相应的位置处生成孔。将导电材料引入到这些孔中。

Claims (27)

1.装置(1)，具有
-至少一个电气元件(2)，该电气元件具有至少一个电接触面(20)，
-至少一个电连接线(3)，用于电接触所述元件(2)的接触面(20)，和
-至少一个被布置在所述元件(2)上的电绝缘层(4)，该电绝缘层具有至少一个在所述绝缘层(4)的厚度方向(40)上贯穿的孔(42)，该孔被布置为面对所述元件(2)的接触面(20)，
其中
-所述绝缘层(4)具有形成所述孔(42)的边界的侧面(43)，并且
-所述电连接线(3)具有至少一个被布置在所述侧面(43)上的金属化层(30)，
其特征在于，
-所述金属化层(30)相对于所述接触面(20)倾斜地被定位；
-在所述绝缘层(4)的侧面(43)上布置有所述金属化层(30)，该侧面具有至少一个阶梯(44)；
-所述绝缘层(4)由至少一个被层压到所述元件(2)上的绝缘薄膜构成。
2.如权利要求1所述的装置，其中，所述金属化层相对于所述接触面(20)以这样的角度被定位，该角度是从大于等于30°至小于等于80°的范围内选择的。
3.如权利要求2所述的装置，其中，该角度是从大于等于50°至小于等于70°的范围内选择的。
4.如权利要求1至3之一所述的装置，其中，所述金属化层(30)具有从大于等于0.5μm至小于等于30μm的范围内选择的层厚(32)。
5.如权利要求1至3之一所述的装置，其中，所述金属化层(30)具有从大于等于2.0μm至小于等于20μm的范围内选择的层厚(32)。
6.如权利要求1至3之一所述的装置，其中，所述金属化层(30)具有多层结构，该多层结构具有至少两个上下重叠布置的子金属化层
(33)。
7.如权利要求1至3之一所述的装置，其中，所述绝缘层(4)具有从大于等于20μm至小于等于500μm的范围内选择的层厚(41)。
8.如权利要求1至3之一所述的装置，其中，所述绝缘层(4)具有从大于等于50μm至小于等于200μm的范围内选择的层厚(41)。
9.如权利要求1至3之一所述的装置，其中，所述绝缘层(4)具有多层结构，该多层结构具有至少两个上下重叠布置的子绝缘层(45)。
10.如权利要求1所述的装置，其中，所述绝缘薄膜(4)的至少一部分被层压到所述元件(2)上，使得在背离所述元件(2)的所述绝缘薄膜(4)的所述部分的表面轮廓(47)中复制所述元件(2)的表面轮廓(25)。
11.如权利要求1至3之一所述的装置，其中，所述连接线(3)至少具有一个段(34)，该段被布置在所述绝缘层(4)上并且具有比所述金属化层(30)的层厚(32)更大的厚度(35)。
12.如权利要求1至3之一所述的装置，其中，所述连接线(3)的段(34)具有电镀沉积(36)。
13.如权利要求12所述的装置，其中，所述金属化层(30)和/或所述电镀沉积(36)具有从铝、金、铜、钼、银、钛和/或钨的组中所选择的金属。
14.如权利要求1至3之一所述的装置，其中，所述元件(2)是半导体元件。
15.如权利要求14所述的装置，其中，所述半导体元件是功率半导体元件。
16.如权利要求15所述的装置，其中，所述功率半导体元件是从二极管、MOSFET、IGBT、晶闸管和/或双极型晶体管的组中选择的。
17.如权利要求1至3之一所述的装置，其中，所述绝缘层(4)具有多个构成行(49)或者矩阵(48)的孔(42)。
18.用于制造如权利要求1至17之一所述的装置(1)的方法，具有以下方法步骤：
a)提供具有电接触面(20)的元件(2)，
b)在所述元件(4)上生成具有贯穿的孔(42)的绝缘层(4)，使得可以自由通达所述元件(2)的接触面(20)，以及
c)在所述绝缘层(4)的形成所述孔(42)的边界的侧面(43)上布置连接线(3)的金属化层(30)，使得所述金属化层(30)相对于所述接触面(20)倾斜地被定位。
19.如权利要求18所述的方法，其中，在所述元件(2)上生成绝缘层(4)包括以下方法步骤：
d)在所述元件(2)上层压至少一个绝缘薄膜(4)，以及
e)在所述绝缘薄膜(4)中生成所述孔(42)，使得露出所述元件(2)的接触面(20)。
20.如权利要求19所述的方法，其中，在真空下进行所述绝缘薄膜(4)的层压。
21.如权利要求19或者20所述的方法，其中，在所述绝缘薄膜(4)中生成所述孔(42)通过激光烧蚀来实现。
22.如权利要求18所述的方法，其中，为了在所述元件(2)上生成绝缘层(4)，执行压制法，其中在所述元件上涂敷漆。
23.如权利要求22所述的方法，其中，使用光敏漆。
24.如权利要求18所述的方法，其中，为了布置所述金属化层和/或为了在所述元件上生成绝缘层(4)，执行蒸汽沉积法。
25.如权利要求18所述的方法，其中，在所述绝缘层的侧面上布置金属化层之前和/或之后，在所述绝缘层上生成所述连接线(3)的段(34)，该段具有比所述金属化层(30)的层厚(32)更大的厚度(35)。
26.如权利要求25所述的方法，其中，为了生成所述段(34)，在所述绝缘层(4)上电镀沉积金属。
27.如权利要求25或26所述的方法，其中，在生成所述段(34)期间关闭所述绝缘层(4)的孔(42)。
CNB2005800058976A 2004-02-26 2005-01-19 具有电气元件和该元件的电连接线的装置以及制造该装置的方法 Expired - Fee Related CN100511659C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004009296.6 2004-02-26
DE102004009296A DE102004009296B4 (de) 2004-02-26 2004-02-26 Verfahren zum Herstellen einer Anordnung eines elektrischen Bauelements

Publications (2)

Publication Number Publication Date
CN1922730A CN1922730A (zh) 2007-02-28
CN100511659C true CN100511659C (zh) 2009-07-08

Family

ID=34877127

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800058976A Expired - Fee Related CN100511659C (zh) 2004-02-26 2005-01-19 具有电气元件和该元件的电连接线的装置以及制造该装置的方法

Country Status (8)

Country Link
US (1) US20080001244A1 (zh)
EP (1) EP1719172A1 (zh)
JP (1) JP2007524249A (zh)
KR (1) KR101124112B1 (zh)
CN (1) CN100511659C (zh)
DE (1) DE102004009296B4 (zh)
HK (1) HK1104379A1 (zh)
WO (1) WO2005083785A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007035902A1 (de) * 2007-07-31 2009-02-05 Siemens Ag Verfahren zum Herstellen eines elektronischen Bausteins und elektronischer Baustein
US9059083B2 (en) * 2007-09-14 2015-06-16 Infineon Technologies Ag Semiconductor device
US20090079057A1 (en) * 2007-09-24 2009-03-26 Infineon Technologies Ag Integrated circuit device
DE102008028299B3 (de) 2008-06-13 2009-07-30 Epcos Ag Systemträger für elektronische Komponente und Verfahren für dessen Herstellung
EP2447985A1 (fr) * 2010-10-29 2012-05-02 Gemalto SA Procédé pour réaliser des lignes d'interconnexion ou de redirection d'au moins un composant à circuit intégré
DE102015210061A1 (de) 2015-06-01 2016-12-01 Siemens Aktiengesellschaft Verfahren zur elektrischen Kontaktierung eines Bauteils und Bauteilmodul
DE102015116165A1 (de) * 2015-09-24 2017-03-30 Semikron Elektronik Gmbh & Co. Kg Verfahren zur Herstellung einer leistungselektronischen Schalteinrichtung und leistungselektronische Schalteinrichtung
IT201700055942A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore, dispositivo e circuito corrispondenti
US11031321B2 (en) 2019-03-15 2021-06-08 Infineon Technologies Ag Semiconductor device having a die pad with a dam-like configuration
WO2021189232A1 (zh) * 2020-03-24 2021-09-30 京东方科技集团股份有限公司 显示基板以及显示装置
DE102020122784B4 (de) 2020-09-01 2022-04-28 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Schalteinrichtung mit einem dreidimensional vorgeformten Isolationsformkörper und Verfahren zu deren Herstellung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3945030A (en) * 1973-01-15 1976-03-16 Signetics Corporation Semiconductor structure having contact openings with sloped side walls

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3388000A (en) * 1964-09-18 1968-06-11 Texas Instruments Inc Method of forming a metal contact on a semiconductor device
US3495324A (en) * 1967-11-13 1970-02-17 Sperry Rand Corp Ohmic contact for planar devices
US3842490A (en) * 1971-04-21 1974-10-22 Signetics Corp Semiconductor structure with sloped side walls and method
DE2315710C3 (de) * 1973-03-29 1975-11-13 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Herstellen einer Halbleiteranordnung
US4349408A (en) * 1981-03-26 1982-09-14 Rca Corporation Method of depositing a refractory metal on a semiconductor substrate
GB2117175A (en) * 1982-03-17 1983-10-05 Philips Electronic Associated Semiconductor device and method of manufacture
US4604329A (en) * 1983-08-16 1986-08-05 Reber William L High technology decorative materials and fabrication of same
US4707382A (en) * 1983-09-28 1987-11-17 Ricoh Company, Ltd. Developer carrier and a method for manufacturing the same
IT1213261B (it) * 1984-12-20 1989-12-14 Sgs Thomson Microelectronics Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione.
JPS63179551A (ja) * 1987-01-21 1988-07-23 Seiko Epson Corp 半導体装置の製造方法
JPS63202939A (ja) * 1987-02-18 1988-08-22 Minolta Camera Co Ltd 多層配線の製造方法
US5034346A (en) * 1988-08-25 1991-07-23 Micrel Inc. Method for forming shorting contact for semiconductor which allows for relaxed alignment tolerance
JPH0750707B2 (ja) * 1988-09-28 1995-05-31 日本電気株式会社 層間絶縁膜スルーホール形成方法
US4988412A (en) * 1988-12-27 1991-01-29 General Electric Company Selective electrolytic desposition on conductive and non-conductive substrates
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
JPH0794580A (ja) * 1993-09-20 1995-04-07 Seiko Instr Inc 半導体装置
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
DE19613409B4 (de) * 1996-04-03 2005-11-17 Texas Instruments Deutschland Gmbh Leistungsbauelementanordnung
DE19617055C1 (de) * 1996-04-29 1997-06-26 Semikron Elektronik Gmbh Halbleiterleistungsmodul hoher Packungsdichte in Mehrschichtbauweise
EP2270845A3 (en) * 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
JPH1167908A (ja) * 1997-08-26 1999-03-09 Rohm Co Ltd 半導体装置およびその製法
WO1999023696A1 (fr) * 1997-10-30 1999-05-14 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de fabrication
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
JP2000182989A (ja) * 1998-12-16 2000-06-30 Sony Corp 半導体装置
FR2793605B1 (fr) * 1999-05-12 2001-07-27 St Microelectronics Sa Procede de mise en boitier d'une puce semiconductrice
US6338361B2 (en) * 2000-02-04 2002-01-15 United Microelectronics Corp. Apparatus with a check function for controlling a flow resistance of a photoresist solution
JP4651159B2 (ja) * 2000-06-23 2011-03-16 イビデン株式会社 多層プリント配線板および多層プリント配線板の製造方法
JP2002064161A (ja) * 2000-08-21 2002-02-28 Ibiden Co Ltd 半導体チップ及びその製造方法
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
US6869831B2 (en) * 2001-09-14 2005-03-22 Texas Instruments Incorporated Adhesion by plasma conditioning of semiconductor chip surfaces
EP1430524A2 (de) * 2001-09-28 2004-06-23 Siemens Aktiengesellschaft Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
DE10203397B4 (de) * 2002-01-29 2007-04-19 Siemens Ag Chip-Size-Package mit integriertem passiven Bauelement
JP3707481B2 (ja) * 2002-10-15 2005-10-19 セイコーエプソン株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3945030A (en) * 1973-01-15 1976-03-16 Signetics Corporation Semiconductor structure having contact openings with sloped side walls

Also Published As

Publication number Publication date
KR20070019696A (ko) 2007-02-15
US20080001244A1 (en) 2008-01-03
JP2007524249A (ja) 2007-08-23
HK1104379A1 (en) 2008-01-11
WO2005083785A1 (de) 2005-09-09
KR101124112B1 (ko) 2012-03-21
EP1719172A1 (de) 2006-11-08
DE102004009296A1 (de) 2005-09-22
CN1922730A (zh) 2007-02-28
DE102004009296B4 (de) 2011-01-27

Similar Documents

Publication Publication Date Title
CN100511659C (zh) 具有电气元件和该元件的电连接线的装置以及制造该装置的方法
US7304361B2 (en) Inexpensive organic solar cell and method of producing same
US7402457B2 (en) Method for making contact with electrical contact with electrical contact surfaces of substrate and device with substrate having electrical contact surfaces
EP1755162B1 (en) Power semiconductor packaging method and structure
US7829386B2 (en) Power semiconductor packaging method and structure
US6396153B2 (en) Circuit chip package and fabrication method
US7855451B2 (en) Device having a contacting structure
US8637341B2 (en) Semiconductor module
US6252304B1 (en) Metallized vias with and method of fabrication
US7443019B2 (en) Semiconductor device with conductor tracks between semiconductor chip and circuit carrier and method for producing the same
US11172576B2 (en) Method for producing a printed circuit board structure
MX2008001618A (es) Estructura sobrepuesta de energia para dispositivos micro-electromecanicos (mems) y metodos para fabricar la estructura sobrepuesta de energia para los dispositivos micro-electromecanicos.
US20080093727A1 (en) Metallised Film For Sheet Contacting
US7807931B2 (en) Electrical component on a substrate and method for production thereof
US9231167B2 (en) Insulation structure for high temperature conditions and manufacturing method thereof
JP2006519475A (ja) ケーシングのないモジュール上に直接に形成された自立コンタクト構造体
US7427532B2 (en) Method of manufacturing a device having a contacting structure
JPH11330300A (ja) 変換基板およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1104379

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1104379

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090708

Termination date: 20180119