CN100508216C - 结型半导体装置及其制造方法 - Google Patents

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Abstract

结型半导体装置及其制造方法。本发明的结型半导体装置具有：由形成于半导体晶体的一个面上的第一导电型的低电阻层构成的漏区(11)；由形成于半导体晶体的另一面上的第一导电型的低电阻层构成的源区(12)；形成于源区(12)周围的第二导电型的栅区(13)；以及源区(12)和漏区(11)之间的第一导电型的高电阻层(14)。在栅区(13)和源区(12)之间的半导体晶体的表面附近设有第二导电型的复合抑制半导体层(16)。

Description

结型半导体装置及其制造方法
技术领域
本发明涉及结型半导体装置以及结型半导体装置的制造方法，尤其涉及适合于抑制来自源区的电子和来自栅区的空穴复合的静电感应晶体管等的结型半导体装置以及结型半导体装置的制造方法。
背景技术
半导体碳化硅(SiC)与正被广泛应用于器件中的硅相比，由于带隙能量(band gap energy)大等原因，所以适用于高电压/大功率/高温工作，正被期待应用于功率器件等。现在，正踊跃研究开发中的SiC功率器件的结构主要被分类为MOS(金属氧化物半导体)型器件和结型器件。本发明涉及提高静电感应晶体管(Static Induction Transistor：SIT)和结型场效应晶体管(Junction Field Effect Transistor：JFET)等结型晶体管的性能的技术。
至今为止公开的使用了SiC的SIT、JFET有下述例子。
作为SIT的代表有例如、文献(四孝等著“600V5A 4H-SiC SIT withLow RonS of 13mΩ cm2”SI デバイスシンポジウム講演論文集、Vol.17th，pp.41-45)和文献((財)新機能
Figure C200610065381D0005111119QIETU
子開発協会著“平成14年度新
Figure C200610065381D0005111123QIETU
ネルギ—·産業技術
Figure C200610065381D0005111135QIETU
合開発機構委託成果報告書、超低損失電力素子技術開発、
Figure C200610065381D0005111147QIETU
子化技術”)中公开的SIT。图11中示出了文献(四
Figure C200610065381D0005111153QIETU
孝等著“600V5A 4H-SiC SIT with Low RonS of 13m Ω cm2”SIデバイスシンポジウム講演論文集、Vol.17th，pp.41-45)中公开的SIT的截面示意图。该SIT 100由作为n型低电阻层的漏区101、作为n型高电阻层的漂移区102、n型低电阻区的源区103、和形成为包围这些源区的p型低电阻区的栅区104、漏极105、源极106、以及栅极107构成。而且，形成了被栅区104夹持的沟道区108。该SIT 100是在漂移区102内没有沟道掺杂层、且表现出未向栅极107施加电压时也为导通状态的常态导通特性的静电感应晶体管。并且，以不从栅区104向沟道区108注入作为少数载流子的空穴的FET(场效应晶体管)动作为前提。因此，没有做出用于抑制栅/源间表面的电子与空穴的复合的特别工作。
作为JFET例如有文献(J.H.Zhao et al.“6A，1kV 4H-SiCNormally-off Trenched-and-Implanted Vertical JFETs”MaterialsScience Forum Vols.457-460(2004)pp.1213-1216.)中公开的JFET。图12示出了该文献中公开的JFET的截面结构图。该JFET110由作为n型低电阻层的漏区111、作为n型高电阻层的漂移区112、作为n型低电阻层的源区113、p型低电阻区和p型低电阻的栅区114、钝化膜115、漏极116、源极117、栅极118、沟槽(trench)部119、以及源金属层120构成。该JFET的源区宽度d为1.45μm～1.95μm，非常狭窄。而且，沟道区的深度D也有2.1μm深。因此，在该JFET中，为了实现不向栅极118施加电压时为非导通状态的常态截止特性，需要使源区的宽度比1.95μm还窄，非常难以制作。而且，为了使栅区114为低电阻，需要高杂质浓度。
图13A、图13B、图13C是用于说明典型的结型晶体管的动作的图。在图13A、图13B、图13C中，标号200表示漏极、标号201表示漏区、标号202表示漂移区、标号203表示源区、标号204表示栅区、标号205表示源极、标号206表示栅极、标号207表示表面保护膜。在结型晶体管中，向衬底的两面上设置的源极205和漏极200施加电压，通过施加给包围源区203而设置的栅极206的信号，控制在源/漏之间流过的主电流。
该结型晶体管中，在向栅极206施加截止信号的状态下，没有主电流流过。例如，在前面所述的常态导通型的器件中，为了使器件截止，需要向栅极施加负电压作为截止信号。如图13A所示，在向栅极204提供了截止信号时，漂移区202内耗尽区dr宽广，来自源区203的电子(箭头e)不能在漂移区202内迁移。为了成为这样的状态(夹断(pinch off))，在常态导通型的晶体管中，施加负电压。另外，在常态截止型中，通常在OV时成为该状态。图13B表示向栅极206施加了比夹断状态下的电压更高的电压的状态。当对栅电压施加了比夹断电压更高的电压时，耗尽区dr变小，晶体管成为导通状态，电子电流(箭头e)从源极205流向漏极200。而且，当进一步提高施加于栅极206上的电压时，如图13C所示，发生从栅区204向漂移区202的空穴注入(箭头h)。由于该空穴注入，为了中和在n型漂移区中因空穴注入而发生的正电荷，发生从源区203起的电子注入，使漂移区的电导率变得更高。由此，使导通电阻变得更低。
这样，为了得到更低的导通电压(电阻)，使向栅极施加正电压而从源区注入到漂移区的电子增加是有效的。此时，在栅/源之间形成的pn结成为正向偏置，从栅极向源极流入空穴电流。为了使SIT高效率地工作，希望以更少的栅电流来控制更多的漏电流。因此，电流放大率(＝漏电流/栅电流)成为重要参数。
接着，对栅/源间表面态(surface states)对特性的影响进行考察。在半导体的表面存在较多因悬空键引起的表面态。在硅中，可以通过热氧化，来制作不会给器件特性带来不好影响的、界面态(interface states)少的硅/氧化膜界面。另一方面，现状是，在SiC中不能通过热氧化和其后的热处理(POA：Post Oxidation Anneal，氧化后退火)等来充分地减少界面态。因此，在向如图13C的结型晶体管的栅极206施加正向偏压、使结型晶体管工作的情况下，从栅区204注入的空穴(箭头h2)和从源区203注入的电子(箭头e2)经栅/源间的SiC表面的表面态(图中以x标记表示)进行复合，降低了电流放大率。
下面，对常态截止特性进行说明。功率器件中，因发生某种异常而中断了流向栅极的控制信号的情况下，希望器件变为截止状态。因此，在功率器件中，具有常态截止特性成为重要的条件。在上述的图11的结构中，为了获得常态截止特性，必须使相邻的栅区间距离和源区宽度极短。图14A和图14B是分别表示对源区宽度窄的现有的器件和源区宽度宽的器件进行比较的图。图14A表示源区宽度窄的情况，图14B表示源区宽度宽的情况。标号200表示漏极、标号201表示漏区、标号202表示漂移区、标号203表示源区、标号204表示栅区、标号205表示源极、标号206表示栅极、标号207表示表面保护膜。
如图14A所示的器件，如果使源区宽度变窄、栅区间距离变短，则制造变困难，同时如图所示在器件整个面积中所占有的有效区域(图中以标号ER表示)减少，其结果，导通电压(电阻)上升。
在图11所示的SIT的情况下，由于没有实施抑制栅/源间的SiC表面的电子与空穴的复合的手段，所以在从栅极注入了少数载流子的情况下，SiC表面上的复合增多，不能提高在漏/源之间的高电阻层中发生电导率调制的双极模式工作时的特性。而且，由于是没有引入沟道掺杂结构的结构，所以很难获得常态截止特性。
在图12所示的JFET的情况下，为了得到常态截止特性，制作宽1.5μm、深2μm左右的极其微细的沟槽结构，而且还必须设置栅层直到其侧壁，制造困难。而且，不得不降低器件中源区所占的比例，成为改善导通电压(电阻)的障碍。
在向栅极施加正向偏压而使现有的结型晶体管工作的情况下，从栅区注入的空穴和从源区注入的电子经栅/源间的SiC表面的的表面态进行复合，存在电流放大率降低的问题。
而且，在现有的结型晶体管中，为了得到常态截止特性，必须使相邻的栅区间距离和源区宽度极短。如果使源区宽度变窄、使栅区间距离变短，则难于制造，并且在器件整个面积中占有的有效区域减少，其结果，存在导通电压(电阻)上升的问题。
因此，希望确立器件结构的结型半导体装置以及结型半导体装置的制造方法，能够以容易的制造工艺来实现汽车的电动机控制用等所要求的具有常态截止特性的高性能的结型器件。
发明内容
本发明的第一方面提供一种结型半导体装置，其具有：由形成于半导体晶体的一个面上的第一导电型的低电阻层构成的漏区；由形成于半导体晶体的另一个面上的第一导电型的低电阻层构成的源区；形成于源区周围的第二导电型的栅区；以及源区和漏区之间的第一导电型的高电阻层，而且在栅区和源区之间的半导体晶体的表面附近设有第二导电型的复合抑制半导体层，所述复合抑制半导体层的杂质浓度比所述栅区的杂质浓度低。
根据本发明，在栅/源间半导体表面上设置与栅区相同导电型的区域(复合抑制半导体层)。通过设置复合抑制半导体层，相对于该区域的电子的电位增高，所以从源区注入的电子远离存在较多表面态的栅/源间半导体表面。因此，能够降低表面态中的复合概率。
本发明的另一方面提供一种结型半导体装置，其具有：由形成于半导体晶体的一个面上的第一导电型的低电阻层构成的漏区；由形成于半导体晶体的另一个面上的第一导电型的低电阻层构成的源区；形成于源区周围的第二导电型的栅区；以及源区和漏区之间的第一导电型的高电阻层，而且在栅区和源区之间的半导体晶体的表面附近设有第一导电型的复合抑制半导体层，所述复合抑制半导体层的杂质浓度比所述栅区的杂质浓度低。
根据本发明，在栅/源间半导体表面上设置与源区相同导电型的区域(复合抑制半导体层)。通过设置复合抑制半导体层，相对于该区域的空穴的电位增高，所以从栅区注入的空穴远离存在较多表面态的栅/源间半导体表面。因此，能够降低表面态中的复合概率。
优选地，上述结型半导体装置在栅区和源区之间的半导体晶体的表面上设有复合抑制膜。
本发明中，在栅/源间半导体表面上设置减少复合的复合抑制保护膜。通过与复合抑制半导体层相组合，可以进一步改善器件的特性。
优选地，上述结型半导体装置在高电阻层内设有第二导电型的沟道掺杂层、使其与栅区连接。
本发明中设置沟道掺杂层。通过设置沟道掺杂层，可以在保持常态截止特性的同时、拓宽源区宽度，从而能够扩大器件的有效区域、降低导通电压(电阻)。
上述半导体晶体可以是碳化硅。
优选地，在上述结型半导体装置中，复合抑制半导体层的从半导体晶体的表面起的深度比栅区的深度浅。
本发明中，相对于栅区，使复合抑制半导体层的厚度薄、杂质浓度低，从而无需过多地提高空穴浓度，所以可以降低表面态中的复合概率。
本发明的另一方面提供一种结型半导体装置的制造方法，包括：在第一导电型的半导体衬底的一个面上形成第一导电型的高电阻层的工序；在第一导电型的高电阻层上形成作为源区的第一导电型的低电阻层的工序；在源区的周围形成第二导电型的栅区的工序；在栅区和源区之间的高电阻层的表面附近形成第二导电型的复合抑制半导体层的工序；在栅区和源区之间的半导体晶体表面上形成复合抑制膜的工序；在源区上接合源极、在栅区上接合栅极、以及在半导体衬底的另一面上接合漏极的工序；以及在源极和栅极的上方形成上层电极的工序。
本发明的又一方面提供一种结型半导体装置的制造方法，包括：在第一导电型的半导体衬底的一个面上形成第一导电型的高电阻层的工序；在第一导电型的高电阻层上形成作为源区的第一导电型的低电阻层的工序；在源区的周围形成第二导电型的栅区的工序；在栅区和源区之间的高电阻层的表面附近形成第一导电型的复合抑制半导体层的工序；在栅区和源区之间的半导体晶体表面上形成复合抑制膜的工序；在源区上接合源极、在栅区上接合栅极、以及在半导体衬底的另一面上接合漏极的工序；以及在源极和栅极的上方形成上层电极的工序。
优选地，在上述结型半导体装置的制造方法中，在形成高电阻层的工序的中途设置形成第二导电型的沟道掺杂层的工序。
附图说明
图1是本发明的第一实施例的结型半导体装置(以静电感应晶体管(SIT)为例)的局部截面图。
图2是本发明的第一实施例的结型半导体装置(以静电感应晶体管(SIT)为例)的俯视图。
图3A是说明第一实施例的结型半导体装置的动作的图，是表示向栅极施加小于等于夹断电压的电压的状态的图。
图3B是说明第一实施例的结型半导体装置的动作的图，是表示向栅极施加大于等于夹断电压的电压的状态的图。
图3C是说明第一实施例的结型半导体装置的动作的图，是表示向栅极施加了更高电压的状态的图。
图4A是表示没有复合抑制层时的SIT的电流电压特性的图。
图4B是表示有复合抑制层时的SIT的电流电压特性的图。
图5是表示通过本发明制作的SIT中、尤其导通电压特性优异的结型半导体装置的电流电压特性的图。
图6是表示通过本发明的第一实施例的结型半导体装置的制造方法来制造静电感应晶体管的工序的流程图。
图7A～7D是表示通过本发明的第一实施例的结型半导体装置的制造方法来制造静电感应晶体管的各工序中的半导体衬底的截面图。
图8A～8D是表示通过本发明的第一实施例的结型半导体装置的制造方法来制造静电感应晶体管的各工序中的半导体衬底的截面图。
图9是本发明的第二实施例的结型半导体装置的截面图。
图10是本发明的第三实施例的结型半导体装置的截面图。
图11是现有的SIT的截面示意图。
图12是现有的JFET的截面示意图。
图13A～13C是说明现有的典型的结型晶体管的动作的图。
图14A、14B是表示对源区宽度窄的器件和源区宽度宽的器件进行比较的图。
具体实施方式
下面，参照附图对本发明的优选实施方式进行详细说明。
图1和图2分别是本发明的第一实施例的结型半导体装置(以静电感应晶体管(SIT)为例)的局部的截面结构图和俯视结构图。图2中示出了具有5个源极的静电感应晶体管的例子，图1放大示出了图2的A-A截面处的1个源极的结构。静电感应晶体管10中设置有：由形成于碳化硅(SiC)晶体的一个面上的n型(第一导电型)低电阻层(n+层)构成的漏区11；由形成于SiC晶体的另一个面上的n型低电阻层(n+层)构成的源区12；形成于源区12的周围的p型(第二导电型)栅区13；源区12和漏区11之间的n型高电阻层(n-层)14；以及设置于n型高电阻层14内、与栅区13连接的p型沟道掺杂层15。而且，在该静电感应晶体管10中，在栅区13和源区12之间的SiC晶体的表面附近设有p型的复合抑制半导体层16。而且，在静电感应晶体管10中，在栅区13和源区12之间的SiC晶体的表面上设有复合抑制膜17。并且，在静电感应晶体管10中，还设有与漏区11接合的漏极18、与源区12接合的源极19、与栅区13接合的栅极20。而且，图2中示出了设置于源极19和栅极20的上部的上层电极21。
并且，该静电感应晶体管10中，形成为复合抑制半导体层16的从SiC晶体的表面S起的深度比栅区13的从表面S起的深度浅。并且，形成为复合抑制半导体层16的杂质浓度比栅区13的杂质浓度低。
图3A、图3B、图3C是说明本实施例的静电感应晶体管的动作的图。图3A中示出了该静电感应晶体管10中，在源极19和漏极18之间施加漏电压VD，向栅极20施加小于等于夹断电压的电压的状态。此时，在栅区13的漂移区14b内耗尽区dr宽广，并且，沟道掺杂层15的电位高，所以来自源区12的电子(箭头e)被耗尽层dr和沟道掺杂层15的障壁阻挡，不能流入漂移区14b。另一方面，如图3B所示，在向栅极20施加大于等于夹断电压的电压时，耗尽层dr变窄，并且，沟道掺杂层15的电位下降，电子(箭头e2)在源极19和漏极18之间流过，电流流过。并且，如图3C所示，如果进一步向栅极20施加电压，则发生从栅区13向漂移区14b的空穴(箭头h1)注入。由此，为了满足电荷中和条件，发生从源区12起的电子(箭头e1)注入，发生高电阻层的传导率调制。由此，导通电阻也下降。认为电子、空穴在那里流动。
在由图13A、图13B、图13C所示的现有的结构中，在施加了电压的情况下，来自源区的电子和来自栅区的空穴复合，如果没有从栅极流入更多的空穴电流，则不能维持导通状态。因此，电流放大率下降。但是，此时，在本发明的结构中如图1所示，由于设有复合抑制半导体层16和复合抑制膜17，所以借助于该层，使来自栅区的空穴和来自源区的电子很难接近，从而抑制了复合。其结果，复合的空穴减少，电流放大率增大。
通过设置复合抑制半导体层，相对于该区域的电子的电位变高，所以从源区注入的电子远离存在较多表面态的栅/源间半导体表面。并且，相对于栅区，使复合抑制半导体层的厚度薄、杂质浓度低，从而减小空穴的密度，其结果，可以降低表面态中的复合概率。并且，本发明中，在栅/源间半导体表面上设有减少复合的复合抑制保护层，通过与复合抑制半导体层组合，能够进一步改善器件的特性。并且，本发明中，通过设置沟道掺杂层，可以在保持常态截止特性的同时、使相邻的栅区间距离和源区宽度变宽。因此，制造变得容易，能够扩大在器件整个面积中占有的有效区域，其结果，可以实现导通电压(电阻)的抑制。
下面，使用图1对本发明的第一实施例的结型半导体装置(以静电感应晶体管(SIT)为例)的结构进行说明。图1中，作为实施例，示出了以阻断电压600V为目标设计的SIT。衬底使用了从(0001)面偏斜了8度的低电阻的n型4H-SiC衬底，本SIT中该衬底成为漏区11。衬底上的n型高电阻层14是用于阻断向源/漏间施加的高电压的层，本实施例中设定为厚10μm、杂质浓度1×1016cm-3，以阻断大于等于600V的电压。将高电阻层上的p型沟道掺杂层的厚度和杂质浓度设定成即使在源/漏间施加了高电压时、栅/源间电压VGS＝OV的情况下晶体管也不导通。本实施例中设定为厚0.1μm～0.5μm、杂质浓度2×1017～4×1019cm-3。在沟道掺杂层上，夹着厚0.2μm～0.4μm、杂质浓度1×1016cm-3的高电阻层，设置厚0.2μm～0.4μm、杂质浓度1～5×1019cm-3的低电阻的n型源区。并且，在源区的周围设置厚2μm、杂质浓度1×1019cm-3左右的低电阻p型栅区。如图2所示，源极是细长的岛状的形状，在一个器件上具有多个源极。一个源极的尺寸为宽3～10μm、长100～1000μm左右。包括栅区和源区在内的单位器件的周期为约10～30μm。
图4中示出了本发明的第一实施例中的SIT的电流电压特性和没有使用本发明来制作的SIT的特性。并且，将两者的特性值总结于表1中
[表1]
 
复合抑制层 电流放大率@Vds＝3V，IG＝7.9A/cm<sup>2</sup> 导通电压@Ic＝100A/cm<sup>2</sup>
无 14 1.3
有 51 0.7
两者的差异仅在于有无复合抑制层，除此之外，器件结构、制作工序均相同。图4A示出了没有复合抑制层的SIT中的电流电压特性，图4B示出了设置了复合抑制层的、在上述条件下制作的本发明中的晶体管的电流电压特性。横轴表示漏电压，纵轴表示漏电流密度。曲线C10、C11、C12、C13、C14、C15分别是栅电流为0、1.6、3.2、4.8、6.3、7.9(A/cm2)的电流电压特性，曲线C20、C21、C22、C23、C24、C25分别表示栅电流为0、1.6、3.2、4.8、6.3、7.9(A/cm2)的电流电压特性。根据这些电流电压特性，如表1所示，在没有复合抑制层的情况下，电流放大率和导通电压分别为14和1.3。并且，在有复合抑制层的情况下，电流放大率和导通电压分别为51和0.7。显然，通过导入复合抑制层，大大地改善了电流放大率和导通电压。并且，比较各种结构的SIT，可以确认平均大约3倍左右的电流放大率。
图5中示出了在制作的SIT中、尤其是导通电压特性优异的器件的电流电压特性。横轴表示漏电压，纵轴表示漏电流密度。曲线C30、C31、C32、C33、C34、C35分别表示栅电流为0、1.9、3.7、5.6、7.4、9.3(A/cm2)的电流电压特性。根据电流电压特性，在该晶体管中，栅电流密度为200A/cm2时的导通电阻为2.8mΩcm2，栅电流密度为300A/cm2时的导通电阻为2.6mΩcm2，作为至今为止所公开的具有大于等于600V的耐压的SiC器件，其获得了最高值。
下面，对本发明的第一实施例的结型半导体(以SIT为例)的制造方法进行说明。图6是表示通过本发明的第一实施例的结型半导体装置的制造方法来制造静电感应晶体管(SIT)的工序的流程图。并且，图7A～图7D和图8A～图8D是在各工序中的截面结构图。结型半导体装置的制造方法由以下工序构成：在第一导电型的半导体衬底上形成第一导电型的高电阻层的工序(步骤S11)；形成第二导电型的沟道掺杂层的工序(步骤S12)；形成第一导电型的高电阻层的工序(步骤S13)；形成作为源区的第一导电型的低电阻层的工序(步骤S14)；形成第二导电型的栅区的工序(步骤S15)；在栅区和源区之间的高电阻层的表面附近形成第二导电型的复合抑制半导体层的工序(步骤S16)；在栅区和源区之间的半导体晶体表面上形成复合抑制膜的工序(步骤S17)；形成源极、栅极、以及漏极的电极形成工序(步骤S18)；以及在源极和栅极侧形成上层电极的工序(步骤S19)。
在形成高电阻层的工序(步骤S11)中，通过外延生长法在SiC高浓度n型衬底30上以10μm的厚度外延生长以浓度1×1016cm-3的氮作为杂质进行了掺杂的SiC层31。然后，在形成沟道掺杂层的工序(步骤S12)中，通过外延生长法，以铝作为杂质，按照1×1017～1×1019cm-3的浓度，生长0.1～0.5μm的SiC层32。在形成高电阻层的工序(步骤S13)中，在上述步骤之后，以0.2～0.5μm的厚度外延生长以浓度1×1016cm-3的氮作为杂质进行了掺杂的SiC层33。然后，在形成低电阻层的工序(步骤S14)中，在SiC层33上以0.2～0.4μm厚度外延生长以浓度1～5×1019cm-3的氮作为杂质进行了掺杂的SiC层34(图7A)。
在形成栅区的工序(步骤S15)中，通过选择性离子注入而形成p型栅区G。图7B中，首先，形成离子注入掩模35，该离子注入掩模35用于保护不在表面形成栅区的区域。
作为掩模材料可以利用CVD(化学气相沉积法)硅氧化膜或金属。
光刻工序中，涂布抗蚀剂之后，除去要进行离子注入的区域的抗蚀剂。该工序中，利用光致抗蚀剂形成掩模，该掩模以要形成栅区的区域为开口。这是通过利用反应性离子刻蚀(RIE)等进行刻蚀、除去要进行离子注入的区域的掩模材料而形成的。这样，在形成离子注入掩模之后，进行用于形成栅区的离子注入(图中箭头A)。
例如，作为从表面进行离子注入的离子种类可使用铝。为了得到约2μm左右的栅区的深度，以最大注入能量2MeV以上来进行使用多种能量的多级注入。注入量设计成使杂质浓度为约1×1018～1×1019cm-3。注入后，除去离子注入掩模35。
然后进行用于分离源区的刻蚀工序(图7C)。刻蚀掩模使用CVD硅氧化膜，在光刻工序中形成抗蚀剂图形之后，利用RIE等对CVD硅氧化膜进行刻蚀，再将CVD硅氧化膜作为掩模36，对SiC进行刻蚀。在SiC刻蚀中可以利用使用了SF6等的RIE等。刻蚀深度约为0.3～0.6μm。
在形成复合抑制半导体层的工序(S16)中，在将源区分离后，进行离子注入，以形成复合抑制半导体层37(图7D)。此处，可以使用在用于分离源区的刻蚀中使用的刻蚀掩模的CVD硅氧化膜作为离子注入掩模，所以无需新的光刻工序。作为离子种类使用铝，注入能量设计为几十KeV，注入量设计为杂质浓度为1×1016～1×1017cm-3。该p型区域不具备作为栅区的功能，其目的在于使来自源区的电子远离，而且希望空穴浓度低，所以与栅离子注入相比，注入量/注入能量都设定得较小。因此，能够将由于离子注入引起的晶体损伤抑制得较低，从而能够抑制工艺对器件特性的不好影响。
离子注入后，以电的方式在半导体中对注入离子进行活化，同时进行用于消除由于离子注入而产生的晶体缺陷的活化热处理(图8A)。在本实施例中，同时进行栅离子注入和复合抑制半导体层离子注入两方的活化。使用高频热处理炉等，在1700～1800℃左右的高温下进行约10分钟左右的热处理。使用氩气作为气氛气体。
在形成复合抑制保护膜38的工序(步骤S17)中，如图8B所示，首先，为了除去在离子注入和活化热处理的工序中形成的表面层，进行热氧化后除去氧化膜的牺牲氧化。氧化条件为，例如在干氧气中、1100℃下、20个小时等。氧化膜的除去中使用氟化氢。在牺牲氧化后，再次进行热氧化，形成氧化膜。其后，进行用于降低SiC氧化膜界面的杂质态(impurity level)的热处理(POA：Post Oxidation Anneal，氧化后退火)。POA在氢、氮氧化物(NO、N2O)或氩气氛中，在800～1300℃左右的高温下进行。POA之后，形成CVD氧化膜或CVD氮化膜。
之后，在源区、栅区、漏区上形成电极SC、GC、DC(图8C)。源极、漏极使用镍或钛，栅极使用钛/铝等。各电极通过蒸镀或溅镀等形成，图形形成中可采用光刻工艺和干法刻蚀、湿法刻蚀、剥离(lift-off)法等。并且，形成电极后，进行热处理，以减小金属和半导体的接触电阻。条件为800～1000℃、10～30分钟左右。
最后，进行上层布线工序，以把分离后的源极取出为一个电极(图8D)。形成了CVD氧化膜等作为层间膜之后，通过光刻工艺和刻蚀，除去源极部分的CVD氧化膜等，使源极露出之后，层叠上层电极OC。电极材料使用铝。
这样，可以制造图1和图2所示的具有常态截止特性的高性能SIT。
并且，在上述的实施例中，对图1所示的复合抑制半导体层16为p型的情况进行了说明，其也可以是n型层。这种情况下，根据与上述实施例相同的原理使得空穴远离，从而抑制复合。
图9是表示本发明的第二实施例的半导体装置的截面图。在该结型半导体装置设有：由形成于碳化硅(SiC)晶体的一个面上的n型(第一导电型)的低电阻层(n+层)构成的漏区41；由形成于SiC晶体的另一个面上的n型的低电阻层(n+层)构成的源区42；形成于源区42的周围的p型(第二导电型)的栅区43；源区42和漏区41之间的n型高电阻层(n-层)44；以及设置于n型的高电阻层44内、与栅区43连接的p型的沟道掺杂层45。而且，在该静电感应晶体管40中，在栅区43和源区42之间的SiC晶体的表面附近设有p型的复合抑制半导体层46。而且，在该静电感应晶体管40中，在栅区43和源区42之间的SiC晶体的表面上设有复合抑制膜47。并且，在该静电感应晶体管40中，设有与漏区41接合的漏极48、与源区42接合的源极49、与栅区43接合的栅极50。
并且，该该晶体管40中，形成为复合抑制半导体层46的从SiC晶体的表面S起的深度比栅区43的从表面S起的深度浅。并且，形成为复合抑制半导体层46的杂质浓度比栅区43的杂质浓度低。
与第一实施例的不同之处在于，仅在源/栅之间的一部分上形成复合抑制半导体区域。根据刻蚀掩模的形状和刻蚀方法，形成于源/栅间的阶梯差形状产生差异。在第一实施方式中，示出了刻蚀掩模的截面形状有倾斜，或SiC的刻蚀具有各向同性的情况的例子。第二实施例示出了刻蚀掩模的截面形状为垂直、且SiC的刻蚀具有各向异性的情况的例子。这种情况下，源/栅间的阶梯差形状接近于垂直。在这样的状态下，在垂直地向衬底进行离子注入的情况下，离子不会被注入到与衬底垂直的面上。复合抑制半导体区域也只形成于与衬底平行的面上。但是，即使复合抑制半导体区域仅形成于栅/源间的一部分上，也可以有效地发挥作用。
并且，上述的实施例中，对图9所示的复合抑制半导体层46为p型层的情况进行了说明，其也可以是n型层。
图10表示本发明的第3实施例。在结型半导体装置中设有：由形成于碳化硅(SiC)晶体的一个面上的n型(第一导电型)的低电阻层(n+层)构成的漏区61；由形成于SiC晶体的另一面上的n型的低电阻层(n+层)构成的源区62；形成于源区62的周围的p型(第二导电型)的栅区63；源区62和漏区61之间的n型高电阻层(n-层)64；以及设置于n型的高电阻层64内、与栅区63连接的p型的沟道掺杂层65。而且，在该静电感应晶体管60中，在栅区63和源区62之间的SiC晶体的表面附近设有p型的复合抑制半导体层66。而且，在该静电感应晶体管60中，在栅区63和源区62之间的SiC晶体的表面上设有复合抑制膜67。并且，在该静电感应晶体管60中，设有与漏区61接合的漏极68、与源区62接合的源极69、与栅区63接合的栅极70。
并且，该晶体管60中，形成为复合抑制半导体层66的从SiC晶体的表面S起的深度比栅区63的从表面S起的深度浅。并且，形成为复合抑制半导体层66的杂质浓度比栅区63的杂质浓度低。
第三实施例是源区不是通过刻蚀来分离而形成的、而是通过选择性的离子注入而形成的例子。这种情况下，栅极和源极形成在相同高度的面上。本结构中，因为没有刻蚀工序，所以不会因刻蚀导致半导体表面受损伤、在源极之间不再存在电场集中的部分，所以可以进一步抑制电子和空穴的复合。源区的离子种类可以使用磷或氮。
另外，在上述的实施例中，对图10所示的复合抑制半导体层66为p型层的情况进行了说明，其也可以是n型层。
如上述的说明，本发明与现有的结型晶体管不同，由于在栅/源间半导体表面上设置有由与栅区相同的导电型的半导体区域形成的复合抑制半导体层，所以能够抑制从栅区注入的少数载流子和从源区注入的多数载流子的复合，从而能够提高电流放大率、降低导通电压(电阻)。并且，本发明中，除了上述复合抑制半导体层之外，在栅/源间半导体表面上设有复合抑制保护膜，因而能够进一步提高电流放大率。而且，在本发明中，设有沟道掺杂层，所以能够在保持常态截止特性的同时、以比较容易的制造方法得到低导通电压(电阻)。并且，各层的厚度或离子注入能量等本实施例中示出的具体数值只不过是一个例子，可以在实现本发明的范围内适当地进行变更。并且，本发明中，复合抑制膜17以及沟道掺杂层15不是必须的构成要件，例如，可以是仅有其中的任一方与复合抑制半导体层16一起形成的结构。
并且，本实施例中，也可以是将工艺说明中的p和n的极性反转后的相反极性的类型。并且，本实施例中，对SiC的例子进行了说明，但本发明也可适用于具有表面复合问题的其它的半导体。
本发明可以利用于高性能的结型半导体装置及其制造。

Claims (9)

1.一种结型半导体装置，具有：由形成于半导体晶体的一个面上的第一导电型的低电阻层构成的漏区(11)；由形成于所述半导体晶体的另一个面上的第一导电型的低电阻层构成的源区(12)；形成于所述源区周围的第二导电型的栅区(13)；以及所述源区和所述漏区之间的第一导电型的高电阻层(14)，
而且，在所述栅区和所述源区之间的所述半导体晶体的表面附近设有第二导电型的复合抑制半导体层(16)，
所述复合抑制半导体层(16)的杂质浓度比所述栅区(13)的杂质浓度低。
2.一种结型半导体装置，具有：由形成于半导体晶体的一个面上的第一导电型的低电阻层构成的漏区(11)；由形成于所述半导体晶体的另一个面上的第一导电型的低电阻层构成的源区(12)；形成于所述源区周围的第二导电型的栅区(13)；以及所述源区和所述漏区之间的第一导电型的高电阻层(14)，
而且，在所述栅区和所述源区之间的所述半导体晶体的表面附近设有第一导电型的复合抑制半导体层(16)，
所述复合抑制半导体层(16)的杂质浓度比所述栅区(13)的杂质浓度低。
3.根据权利要求1或2所述的结型半导体装置，其中，在所述栅区(13)和所述源区(12)之间的所述半导体晶体的表面上设有复合抑制膜(17)。
4.根据权利要求1或2所述的结型半导体装置，其中，在所述高电阻层内设有第二导电型的沟道掺杂层(15)、使其与所述栅区(13)相连接。
5.根据权利要求1或2所述的结型半导体装置，其中，所述半导体晶体是碳化硅。
6.根据权利要求1或2所述的结型半导体装置，其中，所述复合抑制半导体层(16)的从所述半导体晶体的表面起的深度比所述栅区(13)的深度浅。
7.一种结型半导体装置的制造方法，包括：
在第一导电型的半导体衬底(30)的一个面上形成第一导电型的高电阻层(31)的工序；
在所述第一导电型的高电阻层上形成作为源区的第一导电型的低电阻层(34)的工序；
在所述源区的周围形成第二导电型的栅区(G)的工序；
在所述栅区和所述源区之间的高电阻层的表面附近形成第二导电型的复合抑制半导体层(37)的工序；
在所述栅区和所述源区之间的半导体晶体表面上形成复合抑制膜(38)的工序；
在所述源区上接合源极(SC)、在所述栅区上接合栅极(GC)、以及在所述半导体衬底的另一面上接合漏极(DC)的工序；以及
在源极(SC)和栅极(GC)的上方形成上层电极(0C)的工序。
8.一种结型半导体装置的制造方法，包括：
在第一导电型的半导体衬底(30)的一个面上形成第一导电型的高电阻层(31)的工序；
在所述第一导电型的高电阻层(31)上形成作为源区的第一导电型的低电阻层(34)的工序；
在所述源区的周围形成第二导电型的栅区(G)的工序；
在所述栅区和所述源区之间的高电阻层的表面附近形成第一导电型的复合抑制半导体层(37)的工序；
在所述栅区和所述源区之间的半导体晶体表面上形成复合抑制膜(38)的工序；
在所述源区上形成源极(SC)、在所述栅区上形成栅极(GC)、以及在所述半导体衬底的另一面上形成漏极(DC)的工序；以及
在源极(SC)和栅极(GC)的上方形成上层电极(OC)的工序。
9.根据权利要求7或8所述的结型半导体装置的制造方法，其中，在所述高电阻层形成工序的中途设置了形成第二导电型的沟道掺杂层(32)的工序。
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