CN100508143C - 一种沟槽栅功率半导体器件制造方法 - Google Patents

Abstract

本发明公开了一种沟槽栅功率半导体器件制造方法。步骤包括：提供基底材料；在基底上形成第一导电类型的外延层；在外延层内形成第二导电类型体区和沟槽；在沟槽形成弱第一导电类型区域和介质层；在具有介质层的沟槽内侧形成导电区域；在第二导电类型区域表面形成具有第一导电类型的源区；在第二导电类型体区表面形成具有更高掺杂浓度的第二导电类型体接触区；在具有介质层和导电区域的沟槽顶部形成钝化层盖帽；在源区和接触区表面形成扩散阻挡层；最后在形成结构表面形成良好的电接触。本发明在无需额外的掩膜版和复杂工序情况下，能够灵活地控制器件的阈值电压，改善器件槽底区域栅氧化物层的击穿强度以及提高器件的电接触可靠性。

Description

一种沟槽栅功率半导体器件制造方法

(一)技术领域

本发明属于半导体器件制造领域，特别涉及一种沟槽栅功率半导体器件制造方法。

(二)背景技术

在功率电子学领域，功率半导体器件作为关键的部件，其性能特征对系统性能的改善起着主要作用。功率MOS型器件为了达到更好的性能，例如要求更低的通态电阻，其工艺已从二十年前的几微米的技术迅速向深亚微米发展。对于传统的MOS结构而言，现代技术进步已经达到了缩小MOS元胞尺寸而无法降低导通电阻的程度，使得高击穿电压与低导通电阻具有难以调和的矛盾。沟槽结构的出现也可以有效解决导通电阻问题，它采用了在存储器存储电容制备工艺中发明的沟槽刻蚀技术，使导电沟道从横向变为纵向，相比普通的VDMOS结构，减少了导通电阻，大大增加了元胞密度，提高了功率半导体器件的电流处理能力，而且其制造工艺简单，因此沟槽栅结构MOSFET的设计得到了越来越多的关注，成为了一种值得发展的新型低压功率MOSFET结构。

图1所示为一种现有技术沟槽栅功率半导体器件结构剖面。其典型的制造方法概述如下：在n+衬底200上外延生长n^-区202，在n^-区202上通过离子注入B于n^-区202表面，接着进行高温扩散形成p体区204；采用干法刻蚀(各向异性)形成沟槽结构206g，该沟槽206g底略穿过P体区204进入n^-外延区202；在沟槽206g内层形成牺牲氧化层并腐蚀去处以提高干法刻蚀(各向异性)形成沟槽后留在沟槽表面的缺陷；热生长栅氧化层后淀积多晶硅，然后回刻蚀多晶硅使之表面略低于源区212表面。采用As或P离子注入掺杂多晶硅；离子注入As或P形成n⁺源区212；沟槽顶部形成BPSG盖帽214；然后淀积铝硅(Al-Si)合金216形成电接触。

对于上述现有技术沟槽栅功率半导体器件制造方法，当在沟槽内层形成牺牲氧化层或栅介质层时，由于分凝效应使杂质在硅(沟道区)和氧化物层之间发生再分布，其结果将导致器件阈值电压变得不易控制。美国专利文献(US 6,262,453B1)公开的器件结构中，由于p体区中p-区域的存在而使得寄生晶体管作用增强，影响器件的可靠性。为了提高器件沟槽底部区域的耐压能力，通常采用在槽底形成厚氧化物层的方法。如公开的美国专利文献(US6,262,453 B1)中所述，利用部分曝光填充于槽内感光胶而在槽底形成厚氧化物层，该方法需要严格控制感光胶的曝光条件，而且在清除槽底感光胶更增加了工艺复杂程度。另外，随着器件元胞尺寸进一步缩小，源区结深变得很浅，这时会出现所谓的“金属钉”进入或穿透源区而使器件性能劣化甚至失效。

(三)发明内容

本发明的目的是提供一种在无需额外的掩膜版和复杂工序情况下，能够灵活地控制器件的阈值电压，改善器件槽底区域栅氧化物层的击穿强度以及提高器件的电接触可靠性的沟槽栅功率半导体器件制造方法。

本发明提出一种沟槽栅功率半导体器件制造方法，包括下列步骤：

提供第一导电类型的基底材料；

在上述基底上形成第一导电类型的外延层，该外延层具有低于第一导电类型的基底的掺杂浓度；

在上述外延层内形成第二导电类型体区；

在上述外延层内形成沟槽；

在上述沟槽底部外延层内形成弱第一导电类型区域；

在上述沟槽内侧表面形成介质层；

在上述具有介质层的沟槽内侧形成导电区域；

在上述第二导电类型体区表面形成具有第一导电类型的源区；

在上述第二导电类型体区表面形成具有更高掺杂浓度的第二导电类型体接触区；

在上述具有介质层和导电区域的沟槽顶部形成钝化层盖帽；

在上述源区和体接触区表面形成扩散阻挡层；

在上述形成结构表面形成电接触；

所述的在外延层内形成第二导电类型体区的方法是：在外延层内经过至少一次离子注入过程，其离子注入过程中离子注入能量在400-800KeV、注入剂量控制在10¹²-10¹⁴cm^-2，1000—1100℃高温下扩散30-240分钟；

所述的在沟槽底部外延层内形成弱第一导电类型区域的方法是：通过离子注入第二导电类型掺杂物与槽底第一导电类型区域杂质补偿获得与槽底剖面形状相同、具有规定宽度的弱第一导电类型区域。

本发明还有这样一些技术特征：

1、提供第一导电类型的基底材料；

所述的外延层的形成方法为在上述基底上即在n⁺或p⁺衬底上外延生长n^-区，并在半导体基底上利用LPCVD(低压化学汽相淀积)方法生长薄氧化层；

所述的在外延层内形成第二导电类型体区是经过至少一次离子注入过程形成的，即在半导体基底表面进行离子注入掺杂物，并在半导体基片表面利用LPCVD方法生长Si₃N₄；

所述的沟槽的形成方法是利用干法刻蚀和湿法腐蚀相结合的方法，先在半导体基片表面旋涂感光胶，经光刻工序得到沟槽刻蚀窗口，利用干法刻蚀和湿法腐蚀结合工序形成沟槽结构；

所述的沟槽底部外延层内形成弱第一导电类型区域是通过离子注入第二导电类型掺杂物与槽底第一导电类型区域杂质补偿而获得，即在半导体基片沟槽表面生长牺牲氧化层，离子注入掺杂物，再去除牺牲氧化层；

所述的沟槽内侧表面形成介质层是氧化物层或氧化物与氮化物复合层，形成方法为在半导体基片沟槽表面生长栅氧化层，采用LPCVD方法淀积多晶硅，并将多晶硅掺杂至20欧姆/方；然后刻蚀多晶硅，使之表面略低于表面氧化层；

所述的沟槽内侧形成导电区域是掺杂多晶硅或掺杂多晶硅和多晶硅化物复合结构，形成方法为将半导体基片表面Si₃N₄层去除，生长氧化层；

所述的源区的形成过程为在导电区域氧化层上采用光刻工序形成源区注入窗口，在源区注入窗口离子注入As或P形成n⁺源区；

所述的第二导电类型体接触区形成方法为将半导体基片表面氧化层去除，淀积BPSG或PSG，然后增密处理，光刻BPSG或PSG后离子注入掺杂物形成p⁺体接触区；

所述的沟槽顶部形成钝化层盖帽是淀积的硼磷硅玻璃BPSG或磷硅玻璃PSG；

所述的源区和接触区表面形成扩散阻挡层为难熔金属氮化物或难熔金属氮硅化物，形成方法为在半导体基片表面BPSG或PSG层光刻形成源电接触窗口，采用磁控溅射或CVD(化学汽相淀积)生长方法淀积扩散阻挡层；

所述的扩散阻挡层图形化后，淀积金属化层形成电接触；

2、所述的基底材料和外延层均为硅材料，在半导体基底利用LPCVD方法生长的薄氧化层为SiO₂层，厚度为300-3000埃；

3、所述的离子注入过程中离子注入能量典型在400-800KeV、注入剂量控制在10¹²-10¹⁴cm^-2，1000—1100℃高温下扩散30-240分钟，Si₃N₄厚度在300-1000埃；

4、所述的基片沟槽内表面LPCVD生长的牺牲氧化层为SiO₂，厚度为

(埃)，离子注入掺杂物的注入能量在50—100KeV下，剂量为10¹¹—10¹²cm^-2，在1000—1100℃高温下扩散30-120分钟；

5、所述的栅氧化层采用热生长法形成，厚度为，将多晶硅掺杂至20欧姆/方的方法为在CVD淀积多晶硅时掺入POCl₃或多晶硅填满沟槽后注入As或P掺杂多晶硅；

6、所述的将半导体基片表面Si₃N₄层去除后生长的氧化层为SiO₂层，采用LPCVD方法生长，厚度为；

7、所述的源区形成过程中离子注入条件为注入能量40—100KeV，5×10¹⁵—10¹⁶cm^-2剂量，950—1050℃高温下扩散20—120分钟；

8、所述的淀积BPSG或PSG的厚度为5000—15000埃，钝化层图形化后，经过900—950℃增密处理30—90分钟，在注入能量30—60KeV下，以10¹⁴—10¹⁶cm^-2的剂量注入杂质形成p⁺体接触区，源区毗临于沟槽两侧且体接触区位于源区之间；

9、所述的扩散阻挡层为TaN、ZrN、TaSiN或TiSiN，厚度为10—50nm，金属化层为Al-Si合金。

本发明中通过高温处理，第二导电类型体区的表面浓度低于体内浓度，同时第二导电类型体区可在第二导电类型接触区完成后形成。

本发明的有益效果有：

1、p体区采用的“倒掺杂”杂质分布：当器件在阻断状态时，与外延层形成的PN结反偏，空间电荷区主要向低掺杂的外延层侧扩展，而向体区(沟道区)的扩展可略而不计。因此，可以有效地抑制短沟道效应或器件承受高压时发生沟道穿通；

2、在槽底形成n^-区域：该区域可以有效地降低了沟槽底部的电场强度，使栅氧化层的击穿强度得以提高；同时由于等效地增加了介电层的厚度而降低了器件的栅—漏电容Cgd，从而改善器件的开关特性；

3、扩散阻挡层的介入：对于特征尺寸小的器件，扩散阻挡层的介入大大提高了电接触的可靠性。其原因在于源区结深很浅，很容易在源区金属化时造成结穿通而使器件性能劣化甚至失效。而在金属与半导体之间介入扩散阻挡层可以有效阻挡金属向半导体扩散，从而提高了器件的可靠性；

另外，本发明也与集成电路工艺相兼容。即在无需额外的掩膜版和复杂工序情况下，能够灵活地控制器件的阈值电压，改善器件槽底区域栅氧化物层的击穿强度以及提高器件的电接触可靠性。

(四)附图说明

图1为一种现有技术沟槽栅功率半导体器件结构剖面；

图2-9为实施例1的各步骤中的结构剖面图；

图10-13为实施例2的各步骤中的结构剖面图。

(五)具体实施方式

下面结合附图和具体实施例对本发明作进一步的说明：

实施例1：

结合图2-9，本实施例的具体步骤为：

(1)基底准备，在n⁺或p⁺衬底上外延生长n^-区；

(2)将步骤(1)所得半导体基底利用LPCVD方法生长薄氧化层，膜厚控制在500埃；

(3)在步骤(2)所得半导体基底表面进行离子注入B杂质，离子注入能量典型在600KeV、注入剂量控制在10¹⁴cm^-2；

(4)在步骤(3)所得半导体基片表面利用LPCVD方法生长Si₃N₄，厚度控制在800埃；

(5)将步骤(4)所得半导体基片表面旋涂感光胶，经光刻工序得到沟槽刻蚀窗口，利用干法刻蚀和湿法腐蚀结合工序形成沟槽结构；

(6)在步骤(5)所得半导体基片沟槽表面生长牺牲氧化层，离子注入掺杂物B，去除牺牲氧化层；

(7)将步骤(6)所得半导体基片沟槽表面生长栅氧化层，LPCVD方法淀积多晶硅，并将多晶硅掺杂至20欧姆/方；然后刻蚀多晶硅，使之表面略低于表面氧化层；

(8)将步骤(7)所得半导体基片表面Si₃N₄层去除，生长氧化层(厚度控制在800埃)并经光刻工序形成源区注入窗口；离子注入P形成n⁺源区；

(9)将步骤(8)所得半导体基片表面氧化层去除，淀积BPSG或PSG后增密处理(950℃，60分钟)；光刻BPSG或PSG后离子注入掺杂物B形成p⁺体接触区；

(10)将步骤(9)所得半导体基片表面BPSG或PSG层光刻形成源电接触窗口，依次淀积扩散阻挡层和Al合金层形成最终的电接触。

结合图2，在电阻率为0.003Ω·cm的n+衬底100上生长外延层101，外延层的厚度取决于器件对耐压和导通电阻的要求，本实施例中外延层的厚度为20μm。

结合图3，在外延层101表面LPCVD生长厚度为的SiO₂层105。然后，在注入能量800KeV下，以10¹⁴cm^-2的剂量注入B杂质，经过1000℃高温下扩散120分钟形成表面掺杂浓度低于体内浓度的所谓“倒掺杂”杂质分布p体区102。

结合图4，在图3所得到的基片表面LPCVD生长厚度为

的Si₃N₄层106，经过光刻工序形成沟槽栅的刻蚀窗口，采用各向异性刻蚀如RIE形成沟槽107，并辅以湿法腐蚀(本实施例采用稀释的HNO₃、HF和H₂O混合液)。

结合图5，由图4所得到的基片沟槽内表面LPCVD生长厚度为

的SiO₂牺牲氧化层109，生长在注入能量100KeV下，以10¹²cm^-2的剂量注入掺杂物B，经过1000℃高温下扩散80分钟形成n-区域108。

结合图6，在去除沟槽内表面的SiO₂牺牲氧化层109后，热生长厚度为

的栅氧化层116，采用CVD技术淀积多晶硅112使之填满沟槽107(本实施例在CVD淀积多晶硅时掺入多晶硅填满沟槽后注入P掺杂多晶硅，使之电阻率降至20Ω/sq以下)。然后，将多晶硅刻蚀至表面SiO₂层105处。

结合图7，在去除表面的Si₃N₄层106后，LPCVD生长厚度为的SiO₂层118，经过光刻工序形成源区注入窗口。然后，在注入能量100KeV下，以10¹⁶cm^-2的剂量注入P，经过1000℃高温下扩散100分钟形成n⁺源区122。

结合图8，在去除表面的SiO₂层118和126后，淀积12000厚的BPSG或PSG钝化层132。钝化层图形化后，经过950℃增密处理60分钟。然后，在注入能量60KeV下，以10¹⁵cm^-2的剂量注入B形成p⁺体接触区128。

结合图9，在图8所得到的基片表面磁控溅射或CVD生长30nm厚的扩散阻挡层136(本实施例采用TaN)并图形化。然后，淀积金属化层139(本实施例采用Al-Si合金)形成电接触。

实施例2：

结合图10，在电阻率为0.003Ω·cm的n+衬底301上生长外延层302，外延层的厚度取决于器件对耐压和导通电阻的要求。在外延层302表面LPCVD依次生长厚度为

的SiO₂层303和厚度为

的Si₃N₄层304。经过光刻工序形成沟槽栅的刻蚀窗口，采用各向异性刻蚀如RIE形成沟槽305，并辅以湿法腐蚀(本实施例采用稀释的HNO₃、HF和H₂O混合液)。在上述基片沟槽内表面LPCVD生长厚度为的SiO₂牺牲层306，生长在注入能量100KeV下，以5*10¹¹cm^-2的剂量注入B，经过1100℃高温下扩散100分钟形成n-区域307。

结合图11，在去除沟槽内表面的SiO₂牺牲层306后，热生长厚度为的栅氧化层308，采用CVD技术淀积多晶硅309使之填满沟槽305(本实施例中在CVD淀积多晶硅时掺入POCl₃填满沟槽后注入As掺杂多晶硅，使之电阻率降至20Ω/sq以下)。然后，将多晶硅刻蚀至表面SiO₂层303处。

结合图12，在去除表面的Si₃N₄层304后，LPCVD生长厚度为

的SiO₂层311，经过光刻工序形成源区注入窗口。然后，在注入能量60KeV下，以10¹⁶cm^-2的剂量注入As，经过1050℃高温下扩散40分钟形成n⁺源区312。

结合图13，在去除表面的SiO₂层310和311后，淀积5000厚的BPSG或PSG钝化层317。钝化层图形化后，经过900℃增密处理90分钟。然后，在注入能量60KeV下，以10¹⁵cm^-2的剂量注入B形成p⁺体接触区315。在注入能量400KeV下，以10¹⁴cm^-2的剂量注入B，经过1100℃高温下扩散40分钟形成表面掺杂浓度低于体内浓度的所谓“倒掺杂”杂质分布p体区316。

上述为本发明特举之较佳实施例，并非用以限定本发明，在不脱离本发明的实质和范围内，可做些许的调整和优化，本发明的保护范围以权利要求为准。

Claims (1)

1、一种沟槽栅功率半导体器件制造方法，它包括如下步骤：

提供第一导电类型的基底材料；

在上述基底上形成第一导电类型的外延层，该外延层具有低于基底的掺杂浓度；

在上述外延层内形成第二导电类型体区；

在上述外延层内形成沟槽；

在上述沟槽底部外延层内形成弱第一导电类型区域；

在上述沟槽内侧表面形成介质层；

在上述具有介质层的沟槽内侧形成导电区域；

在上述第二导电类型体区表面形成具有第一导电类型的源区；

在上述第二导电类型体区表面形成具有更高掺杂浓度的第二导电类型体接触区；

在上述具有介质层和导电区域的沟槽顶部形成钝化层盖帽；

在上述源区和体接触区表面形成扩散阻挡层；

在上述形成结构表面形成电接触；

其特征是：

所述的在外延层内形成第二导电类型体区的方法是：在外延层内经过至少一次离子注入过程，其离子注入过程中离子注入能量在400-800KeV、注入剂量控制在10¹²-10¹⁴cm^-2，1000—1100℃高温下扩散30-240分钟；

所述的在沟槽底部外延层内形成弱第一导电类型区域的方法是：通过离子注入第二导电类型掺杂物与槽底第一导电类型区域杂质补偿获得与槽底剖面形状相同、具有规定宽度的弱第一导电类型区域。

Images