CN100490118C - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN100490118C
CN100490118C CNB2006101216899A CN200610121689A CN100490118C CN 100490118 C CN100490118 C CN 100490118C CN B2006101216899 A CNB2006101216899 A CN B2006101216899A CN 200610121689 A CN200610121689 A CN 200610121689A CN 100490118 C CN100490118 C CN 100490118C
Authority
CN
China
Prior art keywords
conductive layer
reducing gas
plasma treatment
hydrogen
interlayer dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101216899A
Other languages
English (en)
Other versions
CN1925133A (zh
Inventor
河浪孝二
田渕清隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1925133A publication Critical patent/CN1925133A/zh
Application granted granted Critical
Publication of CN100490118C publication Critical patent/CN100490118C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种制造半导体器件的方法,所述方法包括如下步骤:在形成于衬底上的层间绝缘膜上形成含铜导电层,使得其表面被暴露;在所述导电层的表面上利用主要由氢构成的还原气体进行热处理;在所述导电层的表面上利用还原气体进行等离子体处理,由此允许所述导电层的表面被还原且允许通过所述热处理而吸收的氢被释放;以及形成覆盖所述导电层的表面的抗氧化膜,使得在所述等离子体处理之后所述导电层的表面不被暴露于含氧气氛气体。

Description

半导体器件的制造方法
技术领域
本发明涉及一种制造半导体器件的方法,其允许以对衬底最小的损伤容易地去除自生氧化物(native oxide)。
背景技术
在现有技术中等离子体处理已经是一种常见做法。只要在大面积的布线部分上进行等离子体处理,它就仅仅轻微地改变被处理层,而对可靠性和工作速度只有非常小的不利影响。然而,近来半导体器件,尤其是布线的微型化导致这一点不再成立。布线宽度减小、电流密度增大以及多层结构需要更好的可靠性。电流密度的增大是通过利用主要由低电阻的铜构成的导电膜以及低介电常数的薄层间绝缘膜来实现的。在主要由铜构成的导电膜上形成层间绝缘膜的工艺涉及到从导电膜除去自生氧化物的步骤。这一步骤是通过还原气体(典型为氢和氨)中的等离子体处理实现的。该项技术披露于日本专利公开No.2003-188254中。
不幸的是,任何具有低介电常数的层间绝缘膜都存在密度低和机械强度差的问题。因此,利用还原气体进行等离子体处理导致层间绝缘膜的介电常数增加或者劣化。另一方面,不用等离子体的化学处理引起这样的问题,即化学溶液保留在绝缘膜上或者渗入其中。为了解决这些问题,最近提出了一种在还原气体中退火的工艺。不过在投入实用之前这种工艺仍然有很多困难要加以克服,例如热量的增加。
发明内容
本发明要解决的问题如下:利用还原气体的等离子体处理导致层间绝缘膜的介电常数增大或劣化,执行该等离子体处理是为了除去由主要由铜构成的金属布线形成的自生氧化物,该金属布线形成于低介电常数的层间绝缘膜上并因此存在密度低和机械特性差的问题。为了除去自生氧化物而进行的不用等离子体的化学处理导致化学溶液保留在层间绝缘膜上或渗入其中。为了除去自生氧化物而执行的利用还原气体的退火需要大量的热和用于避免吸收还原气体的手段。
希望通过结合使用利用主要由氢构成的还原气体的热处理以及利用还原气体的等离子体处理,提供一种除去自生氧化物的方法,同时保护布线不被氧化,而对层间绝缘膜造成最小的损伤。
本发明涉及一种用于制造半导体器件的方法,其包括如下步骤:在形成于衬底上的层间绝缘膜上以如此方式形成含铜导电层,使得其表面被暴露;利用主要由氢构成的还原气体在导电层的表面上进行热处理。该用于制造半导体器件的方法还包括如下步骤:在导电层的表面上利用还原气体进行等离子体处理,由此使得导电层的表面被还原且通过热处理而被吸收的氢被释放;以及形成覆盖导电层表面的抗氧化膜,使得在等离子体处理之后导电层的表面不暴露于含氧气氛气体。
根据本发明实施例的制造半导体器件的方法旨在除去形成于导电层表面上的自生氧化物。自生氧化物是通过在导电层表面上利用主要由氢构成的还原气体进行热处理并随后利用还原气体进行等离子体处理而被除去的。该两步法的优点在于,用于还原的热处理不需要这么大量的热,以至于损伤层间绝缘膜和导电层。换言之,不必通过利用主要由氢构成的还原气体的热处理来彻底除去自生氧化物,因为残余自生氧化物(如果有的话)是被随后的用于还原的等离子体处理除去的。在第二步中,释放出通过还原热处理而被吸收的氢。在还原热处理之后保留的自生氧化物是极薄的。因此,用来彻底除去残余自生氧化物的利用还原气体的等离子体处理可以在很短时间内完成。这种方式的等离子体处理不会导致低介电常数绝缘膜的介电常数增大或者劣化。于是,根据本发明实施例的制造半导体器件的方法通过结合利用主要由氢构成的还原气体的热处理与利用还原气体的等离子体处理产生了其效果。两个步骤的结合最大限度利用了单个步骤的优势而使它们的劣势得以最小化。
根据本发明实施例的制造半导体器件的方法涉及到利用主要由氢构成的还原气体的热处理以及利用还原气体的等离子体处理。结合在一起的两个步骤彻底除去了自生氧化物,而没有单个步骤起效的苛刻条件。以这种方式去除自生氧化物防止了层间绝缘膜的介电常数增大和劣化。此外,利用还原气体的等离子体处理释放了在利用氢基还原气体的热处理期间进入布线或层间绝缘膜的氢。这使得布线之间的漏电流减小。本发明的方法赋予了半导体器件均匀的电特性和高可靠性。
附图说明
图1A到1E为示出根据本发明的实施例的制造半导体器件的方法的一个实施例的截面图;
图2为示出层间绝缘膜的折射率变化(纵坐标)与处理方法(横坐标)之间关系的图示。该数据基于利用紫外线对膜厚的测量;
图3为示出在氢退火情况下漏电流与施加的电压之间的关系的图示;
图4为示出在氢退火和氨等离子体处理相结合的情况下,漏电流和施加的电压之间的关系的图示;以及
图5为示出层间绝缘膜的折射率变化与等离子体辐照时间之间的关系,折射率取决于介电常数。
具体实施方式
设计本发明的方法是为了通过依次进行利用氢基还原气体的热处理和利用还原气体的等离子体处理来从形成于低介电常数绝缘层上的导电层表面除去自生氧化物。两个步骤的结合防止了绝缘膜的介电常数增大或劣化(对均匀的电特性和可靠性有害),如果单独进行后面的等离子体处理就会发生这种情况。
将参考图1中所示的一个实施例描述根据本发明实施例的制造半导体器件的方法,图1是未按照比例绘制的示意图。
在图1A中,示出了衬底10,在后续的图中省略了衬底10。首先,在衬底10上的层间绝缘膜11中形成用于布线的沟槽12。层间绝缘膜11可以是介电常数不高于3.0的低介电常数绝缘膜。然后,在沟槽12的内侧上形成阻挡金属层13,其间插置有粘附层(未示出)。在该步骤中,粘附层和阻挡金属层13也将覆盖层间绝缘膜11。粘附层可以是厚度约为5到10nm的钽(Ta)膜或钛(Ti)膜。阻挡金属层13可以是厚度约为30到50nm的氮化钽(TaN)膜或氮化钛(TiN)膜。然后,淀积导电材料14,其填充沟槽12。导电材料14是主要由铜构成的材料,例如铜。通过镀覆完成淀积。顺便要说的是,镀铜之前先进行的步骤是,通过溅射等在沟槽12的内侧上形成铜仔晶层(未示出)。
如图1B所示,从层间绝缘膜11除去导电材料14、阻挡金属层13和粘附层(未示出)的多余部分。这一步骤在沟槽12的内侧上形成了由导电材料14构成的导电层(布线)15,它们之间插置有粘附层和阻挡金属层13。该除去步骤可以通过化学机械抛光(CMP)完成。在CMP之后进行清洗以从表面除去浆料。该清洗步骤允许在导电层15的暴露表面上形成自生氧化物膜16。
在图1C所示的下一步骤中,进行利用氢基还原气体的热处理以除去形成于导电层15的表面上的自生氧化物膜16(在图1B中示出)。这一用于还原的热处理是氢退火,是在以下条件下进行的。
还原气体:主要由氢气构成
氢气的流量:200到1000cm3/min
反应室内的压强:0.93kPa
衬底温度:300到400℃
热处理时间:20到60秒
在前述用于还原的热处理之后是利用还原气体的等离子体处理,其至少在布线15的暴露表面上执行,如图1D所示。该等离子体处理应当在不接触空气或任何含氧气氛的情况下进行。用于该等离子体处理的还原气体可以是氨(NH3)和氮(N2)的混合物。可以在以下条件下执行该等离子体处理。
氨流量与氮流量之比:1:4
氨和氮的总流量:2600cm3/min
等离子体处理时间:5到15秒
感性耦合的等离子体:通过施加高频(13.56MHz)输出(150到300W)产生
如图1E所示,在层间绝缘膜11上形成覆盖导电层15的抗氧化膜17。该步骤是在多室型等离子体装置中通过等离子体CVD工艺完成的,在从此前的等离子体处理到等离子体CVD工艺期间该等离子体装置保持真空,导电层15的表面不暴露到任何含氧气氛中。抗氧化膜17可以是氮化硅膜。
用于制造半导体器件的上述方法包括利用氢基还原气体在导电层15的表面上执行的热处理以及随后的利用还原气体的等离子体处理。热处理除去了形成于导电层15的表面上的自生氧化物膜16。等离子体处理除去了在此前的热处理之后保留的残余自生氧化物膜。于是,其后继之以等离子体处理的热处理不需要大量的热,大量的热对层间绝缘膜11和导电层15造成损伤。换言之,利用氢基还原气体的热处理不必彻底去除自生氧化物膜16。保留在导电层15的表面上的残余的自生氧化物膜16通过利用还原气体的等离子体处理被除去。该等离子体处理还释放出在此前的用于还原的热处理期间被吸收的氢。利用还原气体的等离子体处理仅花费非常短的时间,因为在用于还原的热处理之后保留的残余自生氧化物膜非常薄。因此,它不会导致低介电常数的层间绝缘膜11介电常数增加或劣化。两个步骤的结合最大限度地利用了每个步骤的优势,同时使其劣势最小化。
可以在低介电常数层间绝缘膜的介电常数不增加或劣化的情况下完成利用还原气体而不用等离子体的热处理。利用还原气体的等离子体处理可以在低于退火处理的温度下在短时间内除去自生氧化物膜。这弥补了利用还原气体的热处理的缺点,这种热处理要从布线除去自生氧化物需要长时间和高温。此外,能够在短时间内利用少量的能量完成的用于还原的热处理弥补了等离子体处理的缺点,等离子体处理导致层间绝缘膜的介电常数增大并劣化。
如上所述,根据本发明实施例制造半导体器件的方法涉及到利用主要由氢构成的还原气体的热处理以及利用还原气体的等离子体处理。结合在一起的两个步骤彻底除去了自生氧化物,而没有单个步骤起效条件苛刻的情况。以这种方式除去自生氧化物防止了层间绝缘膜11的介电常数增大并防止了其劣化。此外,利用还原气体的等离子体处理释放了在利用氢基还原气体的热处理期间进入导电层(布线)15或层间绝缘膜11的氢。这使得布线之间的漏电流减小。本发明的方法赋予了半导体器件均匀的电特性和高可靠性。
通过测量层间绝缘膜折射率的变化研究了上述热处理和等离子体处理的效果。结果在图2中示出,纵坐标表示折射率的变化,横坐标表示处理模式。
从图2看出,经历过利用氨的等离子体处理的绝缘膜折射率变化了。换言之,看出的是为了在制作完布线之后除去自生氧化物膜而进行的等离子体处理改变了层间绝缘膜的质量。另一方面,利用氢的退火处理根本没有改变层间绝缘膜的折射率。还看出的是,氢退火处理和氨等离子体处理的结合仅稍微改变了层间绝缘膜的质量。
如上所述,利用氢的退火处理没有改变层间绝缘膜的质量。然而,它需要高衬底温度(例如300到500℃)和长时间(例如2到200分钟),因为在还原自生氧化物膜方面它比过去的等离子体处理弱。当在CMP之后暴露的铜基布线上进行时,在这么高的温度下退火这么长的时间,易于对布线可靠性造成不利影响。如果为了减小对布线可靠性的不利影响而在降低的衬底温度400℃下在20到60秒的减小的时间内执行氢退火,由于氢扩散到布线和层间绝缘膜中,所得的器件在布线之间具有高漏电流。这一点在图3中示出,其中根据所施加的电压(横坐标)绘制了漏电流(纵坐标)。从图3看出,在施加的电压为50V时,扩散到布线和层间绝缘膜中的氢使布线之间的漏电流增大到约1×10-8A=10nA。这表明单独通过氢退火来还原造成布线之间漏电流的增加。顺便要说的是,布线之间的漏电流是使用图中所示的梳形测试图案测量的。
对经历过氢退火和氨等离子体处理的样品进行与上述相同的测试。针对漏电流和所加电压之间的关系在图4中示出了结果。
从图4看出,在施加的电压为50V时,氢退火和氨等离子体处理的结合使得布线之间的漏电流减小到约1×10-10A(=0.1nA),这比前面仅用氢退火的试验低两个数量级。顺便要说的是,布线之间的漏电流是使用图中所示的梳形测试图案测量的。
如上面参考图3和图4所述的,由于结合使用了氢退火和氨等离子体处理,本发明的方法实现了漏电流极大地减小的半导体器件。其原因在于氨等离子体处理释放了扩散进布线和层间绝缘膜中的氢。此外,氨等离子体处理补足了短时间的氢退火,短时间的氢退火不足以彻底除去自生氧化物膜。由于上述的原因,应当尽可能地限制氢退火之后的氨等离子体处理的时间和功率。
针对几个介电常数不同的层间绝缘膜11的样品研究了由上述用于还原的等离子体处理造成的损伤。层间绝缘膜11是具有低介电常数的碳氧化硅(SiOC)。在氨和氮的混合气体中产生等离子体。结果在图5中示出,纵坐标表示折射率的变化,横坐标表示等离子体辐照的时间。
从图5中看出,具有约3.0或2.7的低介电常数的SiOC膜在折射率方面变化很小,因此在约30秒的等离子体处理之后受的损伤很少。相反,从图5还看出,具有约2.4的更低的介电常数的SiOC膜在折射率方面变化很大,因此受到了正比于等离子体处理时间的严重损伤。这些结果表明,利用还原气体的等离子体处理应当优选为尽可能的短,尽管其依赖于层间绝缘膜11的种类、等离子体的种类和等离子体的强度而变化。
顺便要说的是,上述利用氢的退火不用来使已经被填入形成于层间绝缘膜11中的沟槽12中的铜再结晶而形成导电层(或铜层)15。再结晶的退火是在不同条件下单独进行的。
本领域的技术人员应当理解,只要处于权利要求或其等同物的范围之内,可以根据设计要求和其他因素做出许多改变、组合、子组合和变化。
本发明包含与2005年8月31日提交到日本特许厅的日本专利申请JP2005-250614相关的主题,在此将其全文引入以作参考。

Claims (5)

1.一种制造半导体器件的方法,其包括如下步骤:
在形成于衬底上的层间绝缘膜上形成含铜导电层,使得该含铜导电层的表面被暴露;
在所述导电层的表面上利用氢基还原气体进行热处理;
在所述导电层的表面上利用还原气体进行等离子体处理,由此允许所述导电层的表面被还原且允许通过所述热处理而吸收的氢被释放;以及
形成覆盖所述导电层的表面的抗氧化膜,使得在所述等离子体处理之后所述导电层的表面不被暴露于含氧气氛气体。
2.根据权利要求1所述的制造半导体器件的方法,其中所述层间绝缘膜是具有不高于3.0的介电常数的绝缘膜。
3.根据权利要求1所述的制造半导体器件的方法,其中所述利用氢基还原气体的热处理以及所述利用还原气体的等离子体处理是在衬底不暴露于含氧气氛的条件下依次进行的。
4.根据权利要求1所述的制造半导体器件的方法,其中所述利用氢基还原气体的热处理为氢退火。
5.根据权利要求1所述的制造半导体器件的方法,其中所述利用还原气体的等离子体处理使用氨和氮的混合气体。
CNB2006101216899A 2005-08-31 2006-08-28 半导体器件的制造方法 Expired - Fee Related CN100490118C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005250614A JP4548280B2 (ja) 2005-08-31 2005-08-31 半導体装置の製造方法
JP250614/05 2005-08-31

Publications (2)

Publication Number Publication Date
CN1925133A CN1925133A (zh) 2007-03-07
CN100490118C true CN100490118C (zh) 2009-05-20

Family

ID=37804817

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101216899A Expired - Fee Related CN100490118C (zh) 2005-08-31 2006-08-28 半导体器件的制造方法

Country Status (5)

Country Link
US (1) US7670941B2 (zh)
JP (1) JP4548280B2 (zh)
KR (1) KR20070026128A (zh)
CN (1) CN100490118C (zh)
TW (1) TW200746287A (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790540B2 (en) * 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US8334204B2 (en) 2008-07-24 2012-12-18 Tokyo Electron Limited Semiconductor device and manufacturing method therefor
SG173462A1 (en) * 2009-03-05 2011-09-29 Applied Materials Inc Methods for depositing layers having reduced interfacial contamination
JP5238615B2 (ja) * 2009-06-04 2013-07-17 株式会社東芝 半導体装置の製造方法
US8758638B2 (en) * 2011-05-10 2014-06-24 Applied Materials, Inc. Copper oxide removal techniques
WO2014158344A2 (en) * 2013-03-14 2014-10-02 Applied Materials, Inc. Uv-assisted removal of metal oxides in an ammonia-containing atmosphere
JP6405196B2 (ja) 2013-12-18 2018-10-17 キヤノン株式会社 半導体装置の製造方法
KR102146705B1 (ko) * 2013-12-23 2020-08-21 삼성전자주식회사 반도체 소자의 배선 구조물 및 그 형성 방법
JP6470876B2 (ja) * 2016-05-16 2019-02-13 株式会社アルバック Cu膜の形成方法
CN115241322A (zh) * 2022-06-22 2022-10-25 通威太阳能(安徽)有限公司 电极的去氧化方法、电池的制备方法、电池和电子产品

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312680A (ja) * 1998-04-30 1999-11-09 Nec Corp 配線の形成方法
JP2000269209A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置の製造方法
JP3892621B2 (ja) * 1999-04-19 2007-03-14 株式会社神戸製鋼所 配線膜の形成方法
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100404941B1 (ko) * 2000-06-20 2003-11-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
KR100407682B1 (ko) * 2000-06-26 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP2002110679A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003188254A (ja) * 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003332426A (ja) * 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US6846756B2 (en) * 2002-07-30 2005-01-25 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing low-k dielectric layer cracking in multi-layered dual damascene metallization layers
KR100482180B1 (ko) * 2002-12-16 2005-04-14 동부아남반도체 주식회사 반도체 소자 제조방법
JP2005050859A (ja) * 2003-07-29 2005-02-24 Renesas Technology Corp 半導体装置の製造方法
US7229911B2 (en) * 2004-04-19 2007-06-12 Applied Materials, Inc. Adhesion improvement for low k dielectrics to conductive materials

Also Published As

Publication number Publication date
TW200746287A (en) 2007-12-16
US7670941B2 (en) 2010-03-02
KR20070026128A (ko) 2007-03-08
JP4548280B2 (ja) 2010-09-22
JP2007067132A (ja) 2007-03-15
CN1925133A (zh) 2007-03-07
US20070048995A1 (en) 2007-03-01

Similar Documents

Publication Publication Date Title
CN100490118C (zh) 半导体器件的制造方法
US7192494B2 (en) Method and apparatus for annealing copper films
JP2002110679A (ja) 半導体集積回路装置の製造方法
US7772119B2 (en) Dual liner capping layer interconnect structure
US8815615B2 (en) Method for copper hillock reduction
US4708904A (en) Semiconductor device and a method of manufacturing the same
US7939421B2 (en) Method for fabricating integrated circuit structures
US9728412B2 (en) Integrated circuits with backside metalization and production method thereof
JP2976931B2 (ja) 半導体装置の製造方法
JP3779161B2 (ja) 2層拡散バリアーを析出させる方法
CN100517610C (zh) 半导体元件的处理方法以及半导体元件的形成方法
KR20140144665A (ko) 높은 시트 저항을 갖는 소재 상의 전기화학적 증착
US20120273948A1 (en) Integrated circuit structure including a copper-aluminum interconnect and method for fabricating the same
US20010051422A1 (en) Semiconductor devices and methods for manufacturing the same
JP2008141204A (ja) 半導体集積回路装置の製造方法
US8309456B2 (en) Method and system for metal barrier and seed integration
US6544891B1 (en) Method to eliminate post-CMP copper flake defect
US20040245635A1 (en) Methods for forming contacts in semiconductor devices having local silicide regions and semiconductor devices formed thereby
US20150375275A1 (en) Uv-assisted removal of metal oxides in an ammonia-containing atmosphere
CN1953143A (zh) 低介电材料与多孔隙低介电层的回复方法
KR20000029158A (ko) 반도체장치의 제조방법
KR100353806B1 (ko) 반도체소자의 금속배선 형성 방법
Rogers et al. Selective Self-Assembled Monolayer for Copper Surface Protection During Plasma Activation of Hybrid-Bonded Wafers
KR20030071799A (ko) 반도체 소자의 도핑 영역 접촉 방법
US20060270234A1 (en) Method and composition for preparing a semiconductor surface for deposition of a barrier material

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090520

Termination date: 20130828