CN100483707C - 用于半导体器件的引线框架 - Google Patents

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Abstract

一种用于半导体器件的Pd-PPF结构的引线框架，包括内引线和外引线，其中构成所述引线框架的衬底的整个表面或至少所述外引线具有复合镀层，所述复合镀层包括由在构成所述引线框架的所述衬底的所述整个表面上或在至少所述外引线上沉积的基于Ni的镀层构成的下层，在所述下层的上表面上沉积的厚度为0.005至0.01μm的Pd或Pd合金镀层，以及在所述Pd或Pd合金镀层的上表面上沉积的厚度为0.02至0.1μm的Au镀层。当通过利用无铅的基于Sn-Zn焊料或任何其它无铅焊料在封装衬底上安装半导体器件时，改善了所述引线框架与所述无铅的基于Sn-Zn的焊料或任何其它无铅焊料之间的润湿性，从而改善了所述半导体器件的封装特性。

Description

用于半导体器件的引线框架
技术领域
本发明涉及半导体器件，更具体地说，涉及具有改善的连接或接合特性以及改善的封装特性的用于半导体器件的引线框架。
背景技术
用于半导体器件的引线框架包括安装半导体芯片的平台、通过布线接合与半导体芯片的电极电连接的内引线，以及在衬底等上安装半导体器件时用作外部连接接线端的外引线。这里，希望平台具有良好的与半导体芯片接合的特性，内引线具有良好的布线接合特性，并且外引线具有良好的通过焊接接合至例如在其上安装半导体器件的衬底的特性。
图1是平面图，示出了用于半导体器件的引线框架的一个实例。在引线框架10中，参考标号12表示外引线，14表示内引线，16表示用作芯片安装部分的平台，在其上进一步安装半导体芯片(没有示出)。平台16通过支撑条18与导轨(rail)20连接。参考标号22表示坝栏(dambar)。
如下所述，在引线框架10上形成希望的金属膜后，在平台上安装半导体芯片，并通过布线接合将半导体芯片连接至内引线。最后，用树脂密封半导体芯片、布线和内引线14，以完成半导体器件。预先在半导体器件的外引线12上形成焊料膜，或者在衬底上安装半导体器件时进行焊接。
最近，在衬底上安装半导体器件中，从保护环境的立场，通常进行利用无铅(Pb)焊料的安装方法。例如基于锡-锌(Sn-Zn)的焊料，基于锡-银(Sn-Ag)的焊料等可用作无铅焊料。
作为用于半导体器件的引线框架，公知通过镍(Ni)镀层作为下层在由Cu或Cu合金构成的衬底上镀敷钯(Pd)或Pd合金膜，并进一步在其上形成薄的Au镀膜或薄的Ag镀膜，产生所谓的Pd-PPF(预镀Pd的框架)(见JP-A-4-115558)。
作为具有上述外部镀层的用于半导体器件的引线框架的另一个实例，JP-A-4-337657公开了一种引线框架，包括在引线框架的衬底上的Ni镀层，在至少内引线或外引线上的Pd或Pd合金镀层，以及在其上的Au镀层。并且，JP-A-11-111909公开了一种具有与上述类似的镀层的镀敷引线框架，以及JP-A-2001-110971公开了一种镀敷引线框架，包括Ni镀敷保护层和在引线框架的衬底上形成的Pd或Pd合金镀敷中间层，以及通过在其上交替镀敷Pd和Au形成的最外层。此外，JP-A-2002-76229公开了一种镀敷引线框架，通过在引线框架的衬底上形成Ni层和Pd层，然后在其上形成Ag层产生该镀敷引线框架，其中加热时该Ag层可在Pd焊料中完全熔化。
发明内容
如上所述，在现有技术中，公知通过在引线框架的衬底上形成作为下层的Ni镀层，随后在该Ni镀层上形成Pd或Pd合金镀层，并进一步在其上形成Au镀层，产生多种类型的所谓Au/Pd/Ni引线框架。当通过利用这些引线框架在封装衬底上安装半导体器件时，存在着引线框架与在衬底侧施加的属于无铅焊料的基于锡-锌(Sn-Zn)的焊料或基于锡-银(Sn-Ag)的焊料之间的焊料润湿性差的问题。
也就是说，尽管现有技术中已产生了多种关于Au/Pd/Ni层的厚度和其它因素的发明，在基于Sn-Zn的焊料方面仍存在焊料润湿或扩展不足的问题。具体地说，因为在具有从包括树脂密封部分的封装中暴露的宽焊接面积的管芯焊盘部分上焊料润湿性较差，有时导致封装问题。
并且，在熔化状态下，属于无铅焊料的基于Sn-Zn的焊料易于向体材料的外侧偏析。在具有Au/Pd/Ni层的Pd-PPF(预镀Pd的框架)中，Pd可在溶化焊料的固相中扩散。然而，当这里利用基于Sn-Zn的焊料时，因为Pd以非常慢的扩散速率扩散到Zn偏析层中，产生被Zn偏析层阻挡的态，因而基于Sn-Zn的焊料呈现劣化的焊料润湿性。
因此，本发明提供了一种基本上具有Pd-PPF(预镀Pd的框架)结构的用于半导体器件的引线框架，当通过利用无铅的基于Sn-Zn的焊料、基于Sn-Ag的焊料或任何其它无铅焊料在封装衬底上安装利用引线框架的半导体器件时，该引线框架使基于Sn-Zn的焊料、基于Sn-Ag的焊料或任何其它无铅焊料呈现有利的润湿性，因此改善半导体器件的封装特性。
根据本发明，为达到上述目标，提供了一种用于半导体器件的引线框架，包括内引线和外引线，其中构成所述引线框架的衬底的整个表面或至少所述外引线具有复合镀层。在所述引线框架上形成的所述复合镀层包括由在构成所述引线框架的所述衬底的所述整个表面上或在至少所述外引线上形成的基于Ni的镀层构成的下面的层或下层，在所述下层的上表面上形成的厚度为0.005至0.01μm的Pd或Pd合金镀层，以及在所述Pd或Pd合金镀层的上表面上形成的厚度为0.02至0.1μm的Au镀层。
此外，根据本发明，提供了另一种用于半导体器件的引线框架，包括内引线和外引线，其中构成所述引线框架的衬底的整个表面或至少所述外引线具有复合镀层。在所述引线框架上形成的所述复合镀层包括由在构成所述引线框架的所述衬底的所述整个表面上或在至少所述外引线上形成的基于Ni的镀层构成的下层，在所述下层的上表面上形成的厚度为0.005至0.01μm的Pd或Pd合金镀层，以及在所述Pd或Pd合金镀层的上表面上连续形成的厚度不大于0.03μm的Ag或Ag-Au合金镀层和厚度不大于0.03μm的Au镀层。优选地，各所述Ag或Ag-Au合金镀层和Au镀层用作单一层。
此外，根据本发明，提供了又一种用于半导体器件的引线框架，包括内引线和外引线，其中构成所述引线框架的衬底的整个表面或至少所述外引线具有复合镀层。在所述引线框架上形成的所述复合镀层包括由在构成所述引线框架的所述衬底的所述整个表面上或在至少所述外引线上形成的基于Ni的镀层构成的下层，在所述下层的上表面上形成的厚度为0.005至0.01μm的Pd或Pd合金镀层，以及在所述Pd或Pd合金镀层的上表面上交替形成的各自厚度为0.02至0.2μm的Ag镀层和Au镀层。优选地，各所述Ag镀层和所述Au镀层用作两层，也就是说，总共四层。
根据本发明，当将所述Pd或Pd合金镀层的厚度以及在其上形成的所述Au镀层或所述Ag镀层的厚度控制在预定的范围内时，可能改善相对于所述无铅的基于Sn-Zn的焊料、无铅的基于Sn-Ag的焊料或任何其它无铅焊料的焊料润湿性，因而改善在所述封装衬底上所述半导体器件的接合和封装特性。
附图说明
图1是平面图，示出了用于半导体器件的常规引线框架；
图2是截面图，示出了常规引线框架的镀敷结构；
图3是截面图，示出了另一种常规引线框架的镀敷结构；
图4是截面图，示出了根据本发明的实例1的引线框架的镀敷结构；
图5是截面图，示出了根据本发明的实例2的引线框架的镀敷结构；
图6是截面图，示出了根据本发明的实例3的引线框架的镀敷结构；
图7是截面图，示出了根据本发明的实例4的引线框架的镀敷结构；以及
图8是示出了Au镀敷厚度与焊料的润湿和扩展之间的关系的图。
具体实施方式
下文中，将参考附图，对比现有技术实例，详细说明本发明的实施例和实例。
图4是截面图，示出了根据本发明的实例1的引线框架。如图所示，引线框架具有在引线框架的衬底表面上镀敷的层，以得到Au/Pd/Ni引线框架结构。通过在包括Cu的衬底表面上形成Ni镀层作为下层，随后在Ni镀层上形成Pd镀层，然后在Pd镀层上形成Au镀层，产生用于半导体器件的引线框架10。在该实例中，控制例如镀敷时间等镀敷条件，以得到厚度为1.0μm的Ni镀层，厚度为0.01μm的Pd镀层和厚度为0.03μm的Au镀层。然而，应注意，在该实例和下述其它实例中，衬底可以由Cu合金或代替Cu的任何其它材料构成。
图5是截面图，示出了根据本发明的实例2的引线框架。如图所示，引线框架具有在引线框架的衬底表面上镀敷的层，以得到Au/Pd/Ni引线框架结构。与实例1一样，引线框架10在包括Cu的衬底表面上形成作为下层的Ni镀层，在Ni镀层上形成Pd镀层，并在Ni镀层上形成Au镀层。然而，在该实例中，改变例如镀敷时间等镀敷条件，以得到厚度为0.005μm的Pd镀层和厚度为0.05μm的Au镀层，而Ni镀层的厚度与实例1一样，为1.0μm。
图2和图3是通过在引线框架的衬底表面上形成镀层产生Au/Pd/Ni结构的现有技术引线框架的截面图。在图2和图3所示的现有技术实例中，分别与图4和图5所示的实例1和实例2一样，在包括Cu的衬底表面上形成作为下层的Ni镀层，在Ni镀层上形成Pd镀层，并在Pd镀层上进一步形成Au镀层。类似地，Ni镀层的厚度调整为1.0μm。然而，在图2所示的现有技术中，如此调整例如镀敷时间等镀敷条件，以使得到的Pd镀层具有0.03μm的厚度，Au镀层具有0.01μm的厚度。并且，在图3所示的现有技术中，调整例如镀敷时间等镀敷条件，以使Pd镀层具有0.01μm的厚度，Au镀层具有0.01μm的厚度。
为了比较实例1和实例2与现有技术实例，通过利用具有不同镀层厚度的Au/Pd/Ni引线框架，制备了多种评价样品，以评价其焊料润湿性。
首先，制备了包括Au/Pd/Ni引线框架的以下六种评价样品，其中与图4所示的实例1和图3所示的现有技术实例一样，Ni镀层的具有不变的厚度1.0μm，Pd镀层具有不变的厚度0.01μm，而改变Au镀层的厚度。根据以下方法评价样品的焊料润湿性。
1)Au：0.005μm/Pd：0.010μm/Ni：1.0μm/Cu衬底
2)Au：0.010μm/Pd：0.010μm/Ni：1.0μm/Cu衬底(图3的现有技术实例)
3)Au：0.020μm/Pd：0.010μm/Ni：1.0μm/Cu衬底
4)Au：0.050μm/Pd：0.010μm/Ni：1.0μm/Cu衬底
5)Au：0.100μm/Pd：0.010μm/Ni：1.0μm/Cu衬底
6)Au：0.200μm/Pd：0.010μm/Ni：1.0μm/Cu衬底
首先，在样品引线框架上涂覆无铅的基于Sn-Zn的焊膏，以形成直径为1.6mm且高度为0.2mm的圆柱涂覆。焊料具有Sn-8Zn-3Bi的组分。
然后，在220℃下热板上加热具有涂覆焊膏的样品60秒。然后，在五个测量点测量加热时在样品上润湿和扩展的样品的焊料直径。其后，确定在五个点测量的焊料直径的平均值，以比较该平均值与加热前测量的焊膏直径(1.6mm)。在图8中绘制出根据加热前作为100％的焊料直径表示的加热后焊料膏的直径平均值(％)，即焊料的润湿和扩展。
由图8可知，当Au镀层的厚度不大于0.010μm时，例如样品(1)和样品(2)，焊料的润湿和扩展约为120％或更小，因此可知不能得到良好的焊料润湿性。另一方面，当Au镀层的厚度不小于0.020μm时，例如样品(3)至(6)，可知可得到良好的焊料润湿性。应注意，在样品(2)对应于图3的现有技术的样品(1)至(6)中，图4的实例1应位于样品(3)与样品(4)之间。
然后，通过不仅改变Au镀层厚度而且改变Pd镀层厚度，关于同样的Au/Pd/Ni引线框架制备了14种引线框架样品，如下面的表1所示。根据与上述评价方法类似的方式评价了样品的Sn/Zn焊料润湿性。结果总结于下面的表1中。
表1
Figure C200580000327D00091
如表1所示，在预处理时无预热的条件下并在350℃下加热30秒后，测量引线框架样品(样品编号为1至14)的焊料润湿面积。在表1中，“差”表示焊料润湿面积不大于100％，即表示焊料受到排斥的情况，“不合格”表示焊料润湿面积为100％至120％，即表示焊料不能被采用的情况，“合格”表示焊料润湿面积为121％至150％，即表示焊料能被采用的情况，以及“良好”表示焊料润湿面积是有利的不小于151％。
通过表1的结果可知，如果Au镀敷的厚度不小于0.02μm，当Pd镀敷的厚度为0.01μm时，可得到良好的焊料润湿性。因此，在图4所示的实例1中，由于Au镀敷的厚度为0.03μm，如表1所示，可得到的良好的焊料润湿性。
并且可知，如果Au镀敷的厚度不小于0.02μm，即使当Pd镀层的厚度为0.005μm时，也可得到良好的焊料润湿性。因此，在图5所示的实例2中，由于Au镀敷的厚度为0.05μm，如表1所示，可得到良好的焊料润湿性。
也就是说，在Au/Pd/Ni结构的引线框架中，如果Pd镀层的厚度减小至不损失耐热性的程度，并且在所需厚度下形成能快速扩散到无铅焊料的Zn偏析层中的Au镀层，可得到良好的焊料润湿性。
图6和图7分别示出了根据本发明的实例3和实例4的用于半导体器件的引线框架。对应于实例3的图6示出了一种结构，其中在引线框架的衬底(Cu)表面上的Ni镀层上形成Pd镀层，然后进一步在Pd镀层上连续形成Ag镀层或Ag-Au合金镀层以及Au镀层，而对应于实例4的图7示出了一种结构，其中在引线框架的衬底(Cu)表面上的Ni镀层上形成Pd镀层，然后进一步在Pd镀层上交替形成Ag镀层和Au镀层。应注意，在这些层结构中，如果需要，还可沉积Ag镀层和/或Au镀层。
以上参考附图说明了本发明的实例。应注意，本发明不应限于上述实例，只要在本发明的精神和范围内，可进行多种形式上的修改或改善。
工业适用性
如上所述，本发明提供了一种具有Au/Pd/Ni结构的用于半导体器件的引线框架，其中适当地选择Au/Pd/Ni镀层的厚度，具体地说Pd镀层或Au镀层的厚度，从而当通过利用无铅的基于Sn-Zn的焊料或无铅的基于Sn-Ag的焊料在封装衬底上安装利用引线框架的半导体器件时，可改善无铅焊料的润湿性，从而可改善在封装衬底上半导体器件的封装特性。
另外，根据本发明，当通过在引线框架的衬底表面上的基于Ni的镀层上形成Pd镀层，然后在Pd镀层上连续形成Ag镀层或Ag-Au合金镀层以及Au镀层，或者在Pd镀层上交替形成Ag镀层和Au镀层，产生用于半导体器件的引线框架时，如果，具体地说，适当地选择Pd镀层、Au镀层或Ag镀层的厚度，与在上述引线框架中一样，可改善无铅的基于Sn-Zn的焊料或无铅的基于Sn-Ag的焊料的润湿性。

Claims (6)

1.一种用于半导体器件的引线框架，包括内引线和外引线，其中构成所述引线框架的衬底的整个表面或至少所述外引线具有在其上施加的复合镀层，所述复合镀层包括由在构成所述引线框架的所述衬底的所述整个表面上或在至少所述外引线上沉积的基于Ni的镀层构成的下层，在所述下层的上表面上沉积的厚度为0.005至0.01μm的Pd或Pd合金镀层，以及在所述Pd或Pd合金镀层的上表面上连续沉积的厚度不大于0.03μm的Ag或Ag-Au合金镀层和厚度不大于0.03μm的Au镀层。
2.根据权利要求1的引线框架，其中各所述Ag或Ag-Au合金镀层以及所述Au镀层具有单层结构。
3.根据权利要求1或2的引线框架，其中所述衬底包括Cu或Cu合金。
4.一种用于半导体器件的引线框架，包括内引线和外引线，其中构成所述引线框架的衬底的整个表面或至少所述外引线具有在其上施加的复合镀层，所述复合镀层包括在构成所述引线框架的所述衬底的所述整个表面上或在至少所述外引线上沉积的基于Ni的镀层构成的下层，在所述下层的上表面上沉积的厚度为0.005至0.01μm的Pd或Pd合金镀层，以及在所述Pd或Pd合金镀层的上表面上交替沉积的各自厚度为0.02至0.2μm的Ag镀层和Au镀层。
5.根据权利要求4的引线框架，其中各所述Ag镀层和所述Au镀层形成为两层。
6.根据权利要求4或5的引线框架，其中所述衬底包括Cu或Cu合金。
CNB2005800003278A 2004-05-27 2005-04-19 用于半导体器件的引线框架 Active CN100483707C (zh)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4820616B2 (ja) * 2005-10-20 2011-11-24 パナソニック株式会社 リードフレーム
DE102006032074B3 (de) * 2006-07-11 2007-12-27 Infineon Technologies Ag Bauelement und zugehöriger Anschlussdraht
JP2008091818A (ja) * 2006-10-05 2008-04-17 Matsushita Electric Ind Co Ltd 光半導体装置用リードフレームおよびこれを用いた光半導体装置、並びにこれらの製造方法
TWI359714B (en) * 2008-11-25 2012-03-11 Univ Yuan Ze Method for inhibiting the formation of palladium-n
WO2010074184A1 (ja) * 2008-12-26 2010-07-01 古河電気工業株式会社 光半導体装置用リードフレーム、その製造方法および光半導体装置
JP2011187687A (ja) 2010-03-09 2011-09-22 Panasonic Corp 半導体装置用リードフレームとその製造方法
JP5762081B2 (ja) * 2011-03-29 2015-08-12 新光電気工業株式会社 リードフレーム及び半導体装置
TW201309843A (zh) * 2011-08-23 2013-03-01 Taiwan Uyemura Co Ltd 薄鎳－鈀－金鍍層，帶有導線的此鍍層所成封裝結構以及彼等之製作方法
CN102817055B (zh) * 2012-08-15 2015-03-25 中山品高电子材料有限公司 引线框超薄镀钯镀金工艺
JP6493952B2 (ja) * 2014-08-26 2019-04-03 大口マテリアル株式会社 リードフレーム及びその製造方法
US9847468B1 (en) * 2016-06-20 2017-12-19 Asm Technology Singapore Pte Ltd Plated lead frame including doped silver layer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2543619B2 (ja) 1990-09-05 1996-10-16 新光電気工業株式会社 半導体装置用リ―ドフレ―ム
JPH04337657A (ja) 1991-05-14 1992-11-25 Hitachi Cable Ltd 半導体装置用リードフレーム
JPH09275182A (ja) * 1996-04-02 1997-10-21 Seiichi Serizawa 半導体装置用リ−ドフレ−ム
JPH1084065A (ja) * 1996-09-09 1998-03-31 Furukawa Electric Co Ltd:The 電子部品用導電材料
JPH11111909A (ja) 1997-10-07 1999-04-23 Seiichi Serizawa 半導体装置用リードフレーム
US6469386B1 (en) 1999-10-01 2002-10-22 Samsung Aerospace Industries, Ltd. Lead frame and method for plating the same
JP2002076229A (ja) * 2000-07-13 2002-03-15 Texas Instruments Inc 銀めっきを含む半導体のリードフレームおよびその製造方法

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