CN100470766C - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN100470766C CN100470766C CNB2005101070318A CN200510107031A CN100470766C CN 100470766 C CN100470766 C CN 100470766C CN B2005101070318 A CNB2005101070318 A CN B2005101070318A CN 200510107031 A CN200510107031 A CN 200510107031A CN 100470766 C CN100470766 C CN 100470766C
- Authority
- CN
- China
- Prior art keywords
- peristome
- metal level
- semiconductor substrate
- supervision
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000012806 monitoring device Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000012544 monitoring process Methods 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 50
- 229910052751 metal Inorganic materials 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 42
- 230000015572 biosynthetic process Effects 0.000 claims description 23
- 239000011241 protective layer Substances 0.000 claims description 9
- 238000005755 formation reaction Methods 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 15
- 238000005530 etching Methods 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004411 aluminium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000007767 bonding agent Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
一种半导体装置及其制造方法，本发明的目的是不用观察其剖面也能够确认形成在半导体衬底上的开口部的形成状态。本发明的半导体装置，从衬底背面形成开口部，使形成在半导体衬底(1)上的焊盘电极(3)露出，并通过该开口部在所述焊盘电极(3)上形成配线层(10)而构成，其特征在于，具有用于监视所述开口部的形成状态的监视开口部(6b)。
Description
技术领域
本发明涉及从衬底背面形成开口部，使形成在半导体衬底上的金属层露出，并形成通过该开口部与所述金属层连接的配线的半导体装置及其制造方法，特别是，涉及监视开口的形成状态的技术。
背景技术
近年来，作为三维安装技术，并作为新的封装技术CSP(芯片尺寸封装Chip Size Package)正受到注目。所谓CSP是指，其外形尺寸和半导体芯片的外形尺寸大致相同的小型封装。
目前，作为CSP的一种众所周知的是BGA(Ball Grid Array)型半导体装置。该BGA型半导体装置将多个由焊锡等金属部件构成的球状导电端子以格子状排列在封装体的一个主面上，并与搭载在封装体的另一个面上的半导体芯片电连接。
在将该BGA型半导体装置组装在电子设备中时，通过将各导电端子压接在印制电路板上的配线图形上，使半导体芯片和搭载在印制电路板上的外部电路电连接。
这样的BGA型半导体装置与侧部具有突出的引线插头的SOP(SmallOutline Package)、QFP(Quad Flat Package)等其它CSP型半导体装置相比，具有可设置多个导电端子，并且能小型化的优点。该BGA型半导体装置具有例如作为搭载于移动电话上的数码相机的图像传感器芯片的用途。作为其一例，有在半导体芯片的一个主面上或两个主面上粘接例如由玻璃构成的支承体的例子。另外，作为相关的技术文献，举出以下专利文献1。
下面，参照附图说明在半导体芯片上粘接一张支承体时的BGA型半导体装置的制造方法。
图8至图10是表示可适用于图像传感器芯片的现有例的BGA型半导体装置的制造方法的剖面图。
首先，如图8所示，在半导体衬底30上的表面，通过由氧化硅膜或氮化硅膜等构成的绝缘层31，形成由以铝为主要成分的金属层构成的焊盘电极32。并且，在包括焊盘电极32的半导体衬底30上，通过由环氧树脂层构成的粘接剂33粘接例如由玻璃构成的支承体34。
其次，如图9所示，在对应焊盘电极32的半导体衬底30背面形成具有开口部的抗蚀层35，并以此为掩模对半导体衬底30进行例如以SF6和O2为蚀刻气体的等离子蚀刻，然后再蚀刻绝缘层31，形成从半导体衬底30的背面到达焊盘电极32的开口部36。
然后，如图10所示，在包括开口部36内的半导体衬底30的背面形成由氧化硅膜等构成的绝缘膜45，并除去焊盘电极32上的绝缘膜45之后，在整个面上形成阻挡层37。然后，在阻挡层37上形成镀敷用的籽晶层38，在该籽晶层38上进行镀敷处理，形成由例如铜(Cu)构成的配线层39。然后，在配线层39上形成保护层40，并在保护层40的规定位置设置开口部形成与配线层39接触的导电端子41。
然后，切断半导体衬底30及层积在其上的所述各层，分离成各个半导体芯片(关于此内容未作图示)。由此形成焊盘电极32和导电端子41电连接的BGA型半导体装置。
[专利文献1]特开2003-309221号公报
但是，如上所述，在形成开口部36之后，如果不实际切开晶片观察其剖面就不知道实际形成的开口部36是什么形状。即，如上所述，由于从不透明的半导体衬底30的背面形成开口部36，以使半导体衬底30上介由绝缘层31形成的焊盘电极32露出，故当要用显微镜观察开口部36的开口状态时，必须从透明的支承体34侧观察开口部36的开口状态。但是，从该支承体34方向观察时，由于金属层即焊盘电极32的存在而不能识别开口部36。因此，如图11中用虚线所示，半导体衬底30没有完全开口的情况及与此相反地开口部被过度蚀刻，在开口部36的底部开口直径变大等的蚀刻状况，以及开口部36的开口直径的确认等不能进行。
发明内容
因此，本发明以不用进行剖面观察也能够确认上述开口部36的形成状态为目的。
本发明提供一种半导体装置，其从衬底背面形成开口部，使形成在半导体衬底上的金属层露出，并通过该开口部在所述金属层连接配线层而构成，其特征在于，具有用于监视所述开口部的形成状态的监视开口部。
本发明的特征在于，所述监视开口部形成在划线上。
本发明的特征在于，所述监视开口部下不配置所述金属层。
本发明的特征在于，所述监视开口部下设置有，由与所述金属层同一层构成并用于观察开口直径的监视图形。
本发明的特征在于，所述监视图形为矩形图形。
本发明的特征在于，所述监视图形为由圆形、十字形、菱形构成的图形。
本发明的特征在于，在介由形成在覆盖所述配线层的保护层上的开口部露出的所述配线层上形成有导电端子。
本发明提供一种半导体装置的制造方法，其从衬底背面形成开口部，使形成在半导体衬底上的金属层露出，使配线层通过该开口部连接在所述金属层，其特征在于，形成用于监视所述开口部的形成状态的监视开口部。
根据本发明，通过设有用于监视开口部的形成状态的监视开口部，不用像以往那样进行剖面观察，就能够确认开口部的形成状态。
所述监视开口部形成在划线上，而且该监视开口部下不配置金属层，仅此就能容易地观察开口部的形成状态。
通过在所述监视开口部下设置由与所述金属层同一层构成，并用于观察开口直径的由矩形图形构成的监视图形，能容易地观察开口部的开口直径。
附图说明
图1是显示本发明实施例中的半导体装置的制造方法的剖面图；
图2是显示本发明实施例中的半导体装置的制造方法的剖面图；
图3a、图3b是显示本发明实施例中的半导体装置的制造方法的剖面图；
图4是显示本发明实施例中的半导体装置的制造方法的剖面图；
图5是显示本发明实施例中的半导体装置的制造方法的剖面图；
图6是显示本发明实施例中的半导体装置的制造方法的剖面图；
图7是显示本发明实施例中的半导体装置的制造方法的剖面图；
图8是显示现有的半导体装置的制造方法的剖面图；
图9是显示现有的半导体装置的制造方法的剖面图；
图10是显示现有的半导体装置的制造方法的剖面图；
图11是用于说明现有技术的半导体装置制造途中的剖面图。
符号说明
1 半导体衬底
2 绝缘层
3 焊盘电极
4 粘接剂
5 支承体
6a 开口部
6b 监视开口部
7 绝缘层
8 阻挡层
9 籽晶层
10 配线层
11 保护层
12 开口部
13NI 层
14Au 层
15 导电端子
50 监视图形
具体实施方式
下面，参照图1至图7说明本发明的实施形态即半导体装置及其制造方法。
首先，如图1所示，在由硅晶片构成的半导体衬底1上的表面，介由由氧化硅膜或氮化硅膜等构成的绝缘层2，形成由以铝为主要成分的金属层构成的焊盘电极3。并且，在包括焊盘电极3的半导体衬底1上，通过由环氧树脂层构成的粘接剂4粘接例如由玻璃构成的支承体5。另外，本实施例的硅晶片在分割成各个硅芯片之后，成为例如CCD(Carge Coupled Device)图像传感器芯片。因此，需要由硅芯片表面的CCD器件接收来自外部的光，支承体5要使用玻璃衬底之类的透明衬底或半透明衬底。
另外，所述支承体5在不是由硅芯片接收或发出光时可以是不透明衬底。而在如以往那样从支承体34侧观察开口部36的开口状态时，则不适合使用不透明衬底。但是，在开设后述的监视开口部6b后，剥下支承体5，然后观察监视开口部6b的开口状态时，可以使用不透明衬底。而且，本发明可以适用于，在最初就没有粘接支承体5的半导体衬底1上开设监视开口部6b并观察其开口状态的情况。
而且，支承体5不限于玻璃衬底，也可以用塑料等的板材，还可以是带状件。
并且，所述焊盘电极3可以是铝以外的金属例如铜(Cu)、铜合金等。
其次，如图2所示，在对应焊盘电极3的半导体衬底1背面形成具有开口部的抗蚀层PR，并以此为掩模对半导体衬底1进行至少以SF6和O2为蚀刻气体的等离子蚀刻，形成开口部6a。此时，在图3a所示的划线上也形成开口部6b。该开口部6b相当于本发明的监视开口部(以下称监视开口部6b)。通过从图3(a)的纸面下侧用显微镜观察该监视开口部6b，可确认该开口部6b的形成状态，并能确认同一条件下形成的半导体芯片上的开口部6a的形成状态。
此时，通过在监视开口部6b下不形成成为焊盘电极3的金属层，从而可用显微镜目视监视开口部6b。
如图3b所示，也可以在监视开口部6b下，将构图成多个的金属层3a以等间隔配置。通过使由这样的多个金属层3a构成的监视图形50与所述监视开口部6b重叠地形成，能够观察监视开口部6b的开口直径。即、例如使用了由将5μm宽度的金属层3a以5μm的间隔排列设置的矩形图形的金属层3a构成的监视图形50时，如图4所示，与监视开口部6b重叠的金属层3a有4个，由于没有该金属层3a的间隙具有相当于4个金属层3a的量，故可以约5×8＝40μm的尺寸观察到开口部6b形成的情况。
因此，通过观察监视开口部6b可判断半导体芯片上的开口部6a的形成工作是否适当进行，不用如以往那样切开晶片观察其剖面，就能够进行如图11所示的半导体衬底30没有完全开口的情况及与此相反地开口部被过度蚀刻，在开口部36的底部开口直径变大等的蚀刻状况，以及开口部36的开口直径的确认等。
在本实施例中，所述监视开口部6b形成在划线上，但也可以形成在半导体芯片内的空区域中。在这种情况下，可以对准监视开口部6b的位置而配置监视图形50。
所述监视图形50不限于矩形，可以将例如圆形、十字形、菱形等构成的各种监视图形50形成在所述划线上或所述半导体芯片上。
监视开口部6b的开口直径和开口部6a的开口直径的尺寸不需要一定相同。也可以通过观察具有不同开口直径的监视开口部6b来判断开口部6a的形成状态。另外，也可以通过形成分别具有不同开口直径的多个监视开口部6b来判定开口部6a的形成状态。通过形成这样的多种监视开口部6b，可判定符合半导体装置的实际图形条件的各种开口部6a的形成状态，可提高观察效率。
如图5所示，蚀刻所述绝缘层2，形成从半导体衬底1的背面到达焊盘电极3的开口部6。
接着，如图6所示，在包括开口部6内的半导体衬底1的背面形成由氧化硅膜等构成的绝缘层7，并除去焊盘电极3上的绝缘层7之后，在整个面上形成阻挡层8。该阻挡层8理想的是，例如氮化钛(TiN)层。或者，阻挡层8也可以由氮化钛层以外的TiW、Ta、TaN等高熔点金属及其化合物构成，还可以是它们的层积结构。
然后，在所述阻挡层8上形成镀敷用的籽晶层9(例如，Cu层)，在该籽晶层9上进行镀敷处理，形成由例如铜(Cu)构成的配线层10。
如图7所示，在配线层10上形成保护层11，在保护层11的规定位置设置开口部12，并在该配线层10露出的部分形成例如NI层13、Au层14后，利用网印法形成介由所述NI层13、Au层14与配线层10接触的导电端子15。在此，本实施例中，作为所述保护层11使用了抗蚀层，作为导电端子15形成了由焊锡构成的导电端子15，但并不限于此。
然后，切断半导体衬底1及层积在其上的所述各层，分离为各个半导体芯片(关于此内容未作图示)。由此形成焊盘电极3和导电端子15电连接的BGA型半导体装置。
另外，在本实施例中，配线层10是利用镀敷处理形成的。但本发明不限于此，例如也可以不形成镀敷用的籽晶层9，利用镀敷处理以外的方法形成配线层10。例如，也可以溅射形成由铝或其合金构成的层。
并且，在本实施例中，以适用于形成有导电端子15的半导体装置的情况为例进行了说明，但本发明不限于此。例如，只要形成有贯通半导体衬底1的开口部6，则也可应用于不形成导电端子15的半导体装置中。例如，还适用于LGA(Land Grid Array)型半导体装置。
Claims (14)
1.一种半导体装置，其特征在于，具有：形成在半导体衬底上的金属层；从所述半导体衬底背面形成的用于露出所述金属层的开口部；通过所述开口部与所述金属层连接的配线层；以及形成在所述半导体衬底的划线上，用于监视所述开口部的形成状态的监视开口部。
2.如权利要求1所述的半导体装置，其特征在于，所述监视开口部下不配置金属层。
3.如权利要求1或2所述的半导体装置，其特征在于，在含有所述金属层的半导体衬底上具有支持体。
4.一种半导体装置，其特征在于，具有：形成在半导体衬底上的金属层；从所述半导体衬底背面形成的用于露出所述金属层的开口部；通过所述开口部与所述金属层连接的配线层；以及形成在所述半导体衬底上，用于监视所述开口部的形成状态的监视开口部；
所述监视开口部下设置有，与所述金属层由同一层构成，并用于观察开口直径的监视图形。
5.如权利要求4所述的半导体装置，其特征在于，所述监视开口部形成在所述半导体衬底的划线上。
6.如权利要求4或5所述的半导体装置，其特征在于，所述监视图形为矩形或圆形或十字形或菱形构成的图形。
7.如权利要求4或5所述的半导体装置，其特征在于，在含有所述金属层的所述半导体衬底上具有支承体。
8.如权利要求1或4所述的半导体装置，其特征在于，在通过形成在覆盖所述配线层的保护层上的开口部露出的所述配线层上形成有导电端子。
9.一种半导体装置的制造方法，其特征在于，包括：准备在表面上形成有金属层的半导体衬底，从所述半导体衬底背面形成用于露出所述金属层的开口部的工序；形成通过所述开口部与所述金属层连接的配线层的工序；形成在所述半导体衬底的划线上形成，并且用于监视所述开口部的形成状态的监视开口部的工序。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，在含有所述金属层的所述半导体衬底上粘接支承体的工序。
11.如权利要求9或10所述的半导体装置的制造方法，其特征在于，在所述监视开口部下不配置金属层。
12.一种半导体装置的制造方法，其特征在于，包括：准备在表面上形成有金属层的半导体衬底，从所述半导体衬底背面形成用于露出所述金属层的开口部的工序；形成通过所述开口部与所述金属层连接的配线层的工序；形成在所述半导体衬底上形成，并且用于监视所述开口部的形成状态的监视开口部的工序；在所述监视开口部下，形成与所述金属层由同一层构成并用于观察开口直径的监视图形。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，所述监视图形为由矩形或圆形或十字形或菱形构成的图形。
14.如权利要求9或12所述的半导体装置的制造方法，其特征在于，在通过形成在覆盖所述配线层的保护层上的开口部露出的所述配线层上形成导电端子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004285030 | 2004-09-29 | ||
| JP285030/04 | 2004-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1755917A CN1755917A (zh) | 2006-04-05 |
| CN100470766C true CN100470766C (zh) | 2009-03-18 |
Family
ID=35064727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101070318A Expired - Fee Related CN100470766C (zh) | 2004-09-29 | 2005-09-27 | 半导体装置及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7256420B2 (zh) |
| EP (1) | EP1650802A3 (zh) |
| KR (1) | KR100699384B1 (zh) |
| CN (1) | CN100470766C (zh) |
| TW (1) | TWI267183B (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405139B2 (en) * | 2006-08-03 | 2008-07-29 | International Business Machines Corporation | Prevention of backside cracks in semiconductor chips or wafers using backside film or backside wet etch |
| US10622214B2 (en) | 2017-05-25 | 2020-04-14 | Applied Materials, Inc. | Tungsten defluorination by high pressure treatment |
| US10388533B2 (en) * | 2017-06-16 | 2019-08-20 | Applied Materials, Inc. | Process integration method to tune resistivity of nickel silicide |
| US10276411B2 (en) | 2017-08-18 | 2019-04-30 | Applied Materials, Inc. | High pressure and high temperature anneal chamber |
| JP6947914B2 (ja) | 2017-08-18 | 2021-10-13 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 高圧高温下のアニールチャンバ |
| KR102585074B1 (ko) | 2017-11-11 | 2023-10-04 | 마이크로머티어리얼즈 엘엘씨 | 고압 프로세싱 챔버를 위한 가스 전달 시스템 |
| JP2021503714A (ja) | 2017-11-17 | 2021-02-12 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 高圧処理システムのためのコンデンサシステム |
| SG11202008256WA (en) | 2018-03-09 | 2020-09-29 | Applied Materials Inc | High pressure annealing process for metal containing materials |
| US10916433B2 (en) | 2018-04-06 | 2021-02-09 | Applied Materials, Inc. | Methods of forming metal silicide layers and metal silicide layers formed therefrom |
| US10950429B2 (en) | 2018-05-08 | 2021-03-16 | Applied Materials, Inc. | Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom |
| US10748783B2 (en) | 2018-07-25 | 2020-08-18 | Applied Materials, Inc. | Gas delivery module |
| WO2020117462A1 (en) | 2018-12-07 | 2020-06-11 | Applied Materials, Inc. | Semiconductor processing system |
| CN112310043B (zh) * | 2019-08-02 | 2022-08-30 | 联芯集成电路制造(厦门)有限公司 | 半导体结构及其缺陷检测方法 |
| US11901222B2 (en) | 2020-02-17 | 2024-02-13 | Applied Materials, Inc. | Multi-step process for flowable gap-fill film |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618752A (en) * | 1995-06-05 | 1997-04-08 | Harris Corporation | Method of fabrication of surface mountable integrated circuits |
| JP2967755B2 (ja) | 1997-04-17 | 1999-10-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH11204525A (ja) | 1998-01-14 | 1999-07-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR20030058309A (ko) | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| JP4212293B2 (ja) | 2002-04-15 | 2009-01-21 | 三洋電機株式会社 | 半導体装置の製造方法 |
| TWI232560B (en) | 2002-04-23 | 2005-05-11 | Sanyo Electric Co | Semiconductor device and its manufacture |
| TWI229435B (en) * | 2002-06-18 | 2005-03-11 | Sanyo Electric Co | Manufacture of semiconductor device |
| TWI227550B (en) * | 2002-10-30 | 2005-02-01 | Sanyo Electric Co | Semiconductor device manufacturing method |
-
2005
- 2005-09-21 TW TW094132615A patent/TWI267183B/zh active
- 2005-09-27 CN CNB2005101070318A patent/CN100470766C/zh not_active Expired - Fee Related
- 2005-09-28 KR KR1020050090408A patent/KR100699384B1/ko not_active IP Right Cessation
- 2005-09-28 US US11/236,847 patent/US7256420B2/en active Active
- 2005-09-29 EP EP05021359A patent/EP1650802A3/en not_active Withdrawn
-
2007
- 2007-07-02 US US11/822,122 patent/US7820548B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20070254471A1 (en) | 2007-11-01 |
| TWI267183B (en) | 2006-11-21 |
| CN1755917A (zh) | 2006-04-05 |
| US7820548B2 (en) | 2010-10-26 |
| US20060073696A1 (en) | 2006-04-06 |
| KR20060051744A (ko) | 2006-05-19 |
| US7256420B2 (en) | 2007-08-14 |
| EP1650802A3 (en) | 2009-07-15 |
| EP1650802A2 (en) | 2006-04-26 |
| KR100699384B1 (ko) | 2007-03-26 |
| TW200618244A (en) | 2006-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100470766C (zh) | 半导体装置及其制造方法 | |
| JP4850392B2 (ja) | 半導体装置の製造方法 | |
| KR100648122B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100679572B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100608186B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100646722B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7508072B2 (en) | Semiconductor device with pad electrode for testing and manufacturing method of the same | |
| EP1686622A2 (en) | Semiconductor device and manufacturing method of the same | |
| EP1653509A2 (en) | Semiconductor device and manufacturing method of the same | |
| EP0813238A2 (en) | Flip-Chip Semiconductor device with test structure and method of manufacturing the same | |
| EP1701379A2 (en) | Semiconductor device and manufacturing method of the same | |
| JP2008311599A (ja) | モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法 | |
| EP1482553A2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2001250836A (ja) | 半導体装置およびその製造方法 | |
| US7511320B2 (en) | Semiconductor device and manufacturing method of the same | |
| JP4936695B2 (ja) | 半導体装置及びその製造方法 | |
| JP4544902B2 (ja) | 半導体装置及びその製造方法 | |
| JP4282514B2 (ja) | 半導体装置の製造方法 | |
| JP2005277173A (ja) | 半導体装置及びその製造方法 | |
| JP4845986B2 (ja) | 半導体装置 | |
| JP2006049592A (ja) | 半導体装置の製造方法 | |
| KR20100020765A (ko) | 반도체 패키지 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090318 Termination date: 20210927 |