CN112310043B - 半导体结构及其缺陷检测方法 - Google Patents

Abstract

本发明公开一种半导体结构及其缺陷检测方法，其中该半导体结构包括芯片、多个第一图案以及至少三个开口。该些第一图案设置在该芯片上，且相互平行地沿着一第一方向间隔设置。该些开口则设置在该些第一图案上以截断该些图案，各该开口在该第一方向上分别具有等比例递增的尺寸，且该开口按照该等尺寸依序排列。在另一实施例中，该半导体结构另包括至少三个桥接结构，该些桥接结构设置在该些第一图案之间以连接任两相邻的该些第一图案。

Description

半导体结构及其缺陷检测方法

技术领域

本发明涉及一种半导体结构及缺陷检测方法，尤其是涉及一种尺寸微小的半导体结构及其缺陷检测方法。

背景技术

在半导体制作工艺中，往往会因为一些无法避免的原因而生成细小的微粒或缺陷，而随着半导体制作工艺中元件尺寸的不断缩小与电路集成度的不断提高，缺陷的发生机率也随之提升。同时，这些极微小的缺陷或微粒对集成电路品质的影响也日趋严重。因此，在进行各项半导体制作工艺的同时，也需针对所形成的半导体结构进行缺陷检测，进而可根据检测的结果分析该等缺陷的形成原因，并通过制作工艺参数的调整来避免或减少缺陷的产生，以达到提升半导体制作工艺良率以及元件可靠度的目的。

发明内容

本发明的一目的在于提供一种半导体结构及其缺陷检测方法，其可即时获得线上缺陷检测的结果，故具有优化的缺陷检出灵敏度。

为达上述目的，本发明的一优选实施例提供一种半导体结构，其包括一芯片(chip)、多个第一图案以及至少三个开口(openings)。该些第一图案设置在该芯片上，且相互平行地沿着一第一方向间隔设置。该些开口则设置在该些第一图案上以截断该些图案，各该开口在该第一方向上具有不同的尺寸，各该开口该等尺寸以等比例依序递增且依序排列。在另一实施例中，该半导体结构另包括至少三个桥接结构，该些桥接结构设置在该些第一图案之间以连接任两相邻的该些第一图案。

为达上述目的，本发明的另一优选实施例提供一种半导体结构，其包括一芯片、多个第一图案以及至少三个桥接结构(bridges)。该些第一图案设置在该芯片上，且相互平行地沿着一第一方向间隔设置。该些桥接结构则设置在该些第一图案之间以连接任两相邻的该第一图案，各该桥接结构在该第一方向上具有不同的尺寸，各该桥接结构的该等尺寸以等比例依序递增且依序排列。

为达上述目的，本发明的另一优选实施例提供一种半导体结构的缺陷检测方法，其包括以下步骤。首先，在一晶片上形成多个第一图案，该些第一图案相互平行地沿着一第一方向间隔设置。接着，在该晶片上形成多个第二图案，该些第二图案相互平行地沿着该第一方向间隔设置，并设置于该些第一图案一侧。然后，在该晶片上形成至少三个微结构，其中，各该微结构在该第一方向上具有不同的尺寸，各该微结构的该等尺寸以等比例依序递增且依序排列。之后，以该些微结构作为检测依据对该晶片进行缺陷检验。

本发明是在一主动管芯区上预先形成可模拟为缺陷的微结构(如开口或桥接结构等)。之后，即可在进行缺陷的检验与分析时，直接依据该主动管芯区上的该微结构的特征(如其定位、尺寸等)即时检测该主动管芯区上所找到的所有缺陷。如此，不仅可即时获得线上缺陷检测的结果，还可一并提升缺陷检测与定位的能力，故具有优化的缺陷检出灵敏度。

附图说明

图1至图2为本发明第一实施例中缺陷检测方法的示意图，其中：

图1为本发明的晶片示意图；

图2为本发明的缺陷检测方法的步骤流程示意图；

图3至图4为本发明第二实施例中缺陷检测方法的示意图，其中：

图3为本发明的半导体结构的示意图；

图4为本发明的半导体结构的另一示意图；

图5为本发明第三实施例中缺陷检测方法的示意图；

图6为本发明第四实施例中缺陷检测方法的示意图。

主要元件符号说明

100 晶片

101、101a、101b 主动(有源)管芯区

103 切割道

105 虚框区域

110、130、150 半导体结构

111A、111B 图案

112a、112b、112c、112d 开口

113A、113B 图案

122a、122b、122c、122d 开口

132a、132b、132c、132d 开口

142a、142b、142c、142d 桥接结构

152a、152b、152c、152d 开口

162a、162b、162c、162d 桥接结构

A、B 区域

d1、d2、d3、d4 孔径

D1、D2、D3、D4 长度

S1、S2、S3 步骤

x、y 方向

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

请参照图1至图2，所绘示者为本发明第一优选实施例中缺陷检测方法的示意图。首先，请参照图1所示，一晶片(wafer)100上包括多个主动管芯区(active die region)101，是由多条切割道(scribe line)103加以区分，各主动管芯区101可在后续的切割制作工艺中被切割为多个管芯(die，未绘示)进而可再经封装制作工艺等而制作成芯片(chip，未绘示)。其中，各主动管芯区101内可进一步分区而形成具不同功能性的电路或半导体元件等，以符合产品需求。需提醒的是，图1所示主动管芯区101的数量、尺寸或排列方式(layout)等仅为例示，并不以此为限。

当于各主动管芯区101内形成所需的电路或半导体元件时，需历经多道制作工艺，而当每道制作工艺或特定制作工艺(例如是光刻蚀刻制作工艺等)操作后，需对晶片100进行缺陷检测与分析工作。详细来说，如图2所示，先进行取样S1，例如是自晶片100上选定主动管芯区101a、101b，接着进行一缺陷检测步骤S2。缺陷检测步骤S2例如是通过一线上检验(in-line inspection)的方式，以一适当的缺陷检测机台(未绘示)大范围地扫描主动管芯区101a、101b，通过对比两主动管芯区101a、101b的扫描结果来找出主动管芯区101a上的所有缺陷。之后，则进行缺陷检验与分析步骤S3，例如是通过外部预先建立的缺陷分类或缺陷数据库对主动管芯区101a上的该所有缺陷进行再检验(defect review)与分析，由此抑制或减少该等缺陷的形成。

随着半导体制作工艺的进步，精密制作工艺的线宽已由过去的28纳米(nm)进入14纳米、10纳米甚至是10纳米以下，线宽的缩小使得缺陷检出的灵敏度下降。详细来说，由缺陷检测(即步骤S2)所筛检出的该所有缺陷往往数量庞大，因而仅能以抽样的方式自其中挑选部分的缺陷，再依据已建立的一缺陷数据库进行后续的检验与分析(即步骤S3)。然而，随机选取的方式往往无法区分有效的微小缺陷(minimum defects)或是由制作工艺机台极限(tool capability)所导致的非致命性缺陷(non-killer defects)。再者，需另通过外部建立的该缺陷数据库进行缺陷检验与分析的方式也无法即时获得检测结果，因而整体性地影响到缺陷检出的能力。

由此，本领域者应可轻易了解，本发明的缺陷检测方法并不限于前述而可能有其它态样，以满足实际制作工艺需求。下文将进一步针对本发明缺陷检测方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。

请参照图3与图4所示，绘示本发明第二优选实施例中的缺陷检测方法的示意图，其中，图3与图4所示结构分别对应图1所示的虚框区域105。在本实施例中，缺陷检测方法所进行的步骤大体上与前述实施例相同，其主要差异处在进行缺陷检测前，预先于晶片100上形成特定的半导体结构，例如是如图3所示的半导体结构110，并预先检测该特定的半导体结构。

详细来说，半导体结构110是形成于各主动管芯区101内，较佳与各主动管芯区101内的各元件一并形成，而不影响各元件的功能或其配置。举例来说，半导体结构110可选择设置在各主动管芯区101上元件集成度较低的区域(iso region)，如一般元件的非核心区域(non-core region)、周边区(periphery region)或是存储器元件的非存储器区、虚设元件区(dummy cell region)等，但不以此为限。在一实施例中，半导体结构110也可在不影响各主要元件或电路的前提下，设置于元件集成度较高的区域(dense region)内，如一般元件的核心区域(core region)或是存储器元件的存储器区(memory cell region)等。

而在本实施例中，一主动管芯区101内可包括预计形成功能性元件的区域A，以及形成半导体结构110的区域B。区域A内包括多个图案111A相互平行地沿着一相同方向(例如是方向x)延伸且相互分隔地设置；而区域B内同样包括多个图案111B相互平行地沿着方向x延伸且相互分隔地设置。区域B的图案111B较佳与区域A的图案111A一并形成，而可具有相同的材质与结构等。在一实施例中，图案111A、111B例如是导线(wires)、插塞(contactslots)、鳍状结构(fins)或栅极结构(gates)等，但不以此为限。

需注意的是，区域B的图案111B上还形成有可截断图案111B的多个开口112a、112b、112c、112d。其中，开口112a、112b、112c、112d例如是形成在同一个图案111B上且具有不同的孔径d1、d2、d3、d4，例如是约为6纳米至50纳米等。较佳地，各开口112a、112b、112c、112d在方向x上的孔径d1、d2、d3、d4例如是等比例递增，如分别为6纳米、12纳米、18纳米与24纳米等，但不以此为限。换言之，各开口112a、112b、112c、112d按照其孔径d1、d2、d3、d4由小而大依序排列，如图3所示。然而，图3所示开口112a、112b、112c、112d的数量、尺寸(即指其孔径d1、d2、d3、d4)或其排列方式等仅为例示，其具体设置条件可依据实际需求调整，例如其设置数量并不限于为4个，而可以是其他数量，较佳是设置至少3个开口；而各该开口尺寸也可选择不以等比例递增，例如是以等比例递减，或是以不规则的方式增加或减少；并且，其排列方式也不限于按照其尺寸由小而大依序排列，也可选择由大而小或任意排列等。此外，在另一实施例中，开口122a、122b、122c、122d还可选择分别设置在不同的图案111B上，并且使各开口122a、122b、122c、122d在垂直于各图案111B的一方向(例如是方向y)上相互对位排列，如图4所示。由此，即可构成位于区域B内的半导体结构110。

然后，即可依序进行前述的取样S1、缺陷检测S2以及缺陷检验与分析S3等步骤。在进行缺陷检测步骤S2时，同样以一适当缺陷检测机台(未绘示)大范围地扫描所选定的主动管芯区101a、101b，并通过对比两主动管芯区101a、101b的扫描结果找出主动管芯区101a上的所有缺陷。之后，该等所有缺陷可直接依据各主动管芯区101a上的半导体结构110进行检验与分析(即步骤S3)，进而获得即时线上检测的结果，而不需再引用外部的缺陷分类或缺陷数据库进行检验与分析。详细来说，本实施例的方法在进行缺陷的检验与分析时，例如是预先测量一主动管芯区(如主动管芯区101a或101b)上各开口112a、112b、112c、112d、122a、122b、122c、122d的尺寸及/或形成位置等并建立缺陷参数，再根据所建立的该缺陷参数直接检验与分析同一个主动管芯区(如主动管芯区101a或101b)上的所有缺陷。同一个主动管芯区101a或101b上的半导体结构110经过相同的制作工艺、相同的操作条件且同时形成，而可更有效地排除外在变因的干扰，相较于外部的缺陷分类或缺陷数据库应更具有缺陷检验的参考价值与可信度。在此情况下，本发明的方法不仅可即时获得线上缺陷检测的结果，还可一并提升缺陷检测与定位的能力，故可改善缺陷检出的灵敏度。

请参照图5所示，绘示本发明第三优选实施例中的缺陷检测方法的示意图，其中，图5所示结构同样对应图1所示的虚框区域105。在本实施例中，缺陷检测方法所进行的步骤大体上与前述第二实施例相同，其主要差异处在于本实施例是形成如图5所示的半导体结构130。

详细来说，半导体结构130同样可形成于如图1所示虚框范围105内，其具体设置位置大体上与前述半导体结构110相同，于此不再赘述。半导体结构130包括有多个图案111B，相互平行地沿着方向x相互间隔设置，且部分的图案111B上还形成有可截断图案111B的多个开口132a、132b、132c、132d，如图5所示。需注意的是，本实施例的开口132a、132b、132c、132d不仅是分别设置在不同的图案111B上，各开口132a、132b、132c、132d在垂直于各图案111B的一方向(例如是方向y)上例如是错位排列，如图5所示。其中，各开口132a、132b、132c、132d可分别具有不同的孔径d1、d2、d3、d4，例如是约为6纳米至50纳米等；较佳地，各开口132a、132b、132c、132d在方向x上的孔径d1、d2、d3、d4例如是等比例递增，如分别为6纳米、12纳米、18纳米与24纳米等，但不以此为限。

在另一实施例中，半导体结构130上还可以形成其他的微结构，而不以前述的开口为限。举例来说，半导体结构130上还可以形成可连接任两相邻图案111B的多个桥接结构142a、142b、142c、142d。各桥接结构142a、142b、142c、142d分别设置于任两相邻图案111B之间，并直接接触该任两相邻图案111B的侧壁，因而可连接该任两相邻图案111B，如图5所示。其中，各桥接结构142a、142b、142c、142d在方向y上同样可错位排列，并且在方向x上同样可具有不同的长度D1、D2、D3、D4，例如是约为6纳米至50纳米等。在一实施例中，各桥接结构142a、142b、142c、142d的长度D1、D2、D3、D4例如是等比例递减，如分别为24纳米、18纳米、12纳米与6纳米等，但不以此为限。此外，另需注意的是，该桥接结构的数量、尺寸或其排列方式等同样不以图5所示者为限，其具体设置条件如同前述开口的设置态样，可依据实际需求进一步调整。

而后，同样可依序进行前述的取样S1、缺陷检测S2以及缺陷检验与分析S3等步骤。并且，在进行缺陷检测步骤S2时，同样先以一适当的缺陷检测机台(未绘示)大范围地扫描所选定的主动管芯区101a、101b，并通过对比两主动管芯区101a、101b的扫描结果找出主动管芯区101a上的所有缺陷。之后，该等所有缺陷可直接依据各主动管芯区101a上的半导体结构130进行检验与分析(即步骤S3)，进而获得即时线上检测的结果。如此，同样可在进行缺陷检验与分析步骤S3时，即时获得线上缺陷检测的结果。另外，因本实施例的开口132a、132b、132c、132d及/或桥接结构142a、142b、142c、142d相互错位排列，是以当该缺陷检测机台以光学式的方式进行扫描时，可避免各开口132a、132b、132c、132d及/或桥接结构142a、142b、142c、142d之间因交错密集而相互干扰，因此更能提升陷检测与定位的能力而改善其灵敏度。

请参照图6所示，绘示本发明第四较佳实施例中的缺陷检测方法的示意图，其中，图6所示结构分别对应图1所示的虚框区域105。在本实施例中，缺陷检测方法所进行的步骤大体上与前述第三实施例相同，其主要差异处在于本实施例形成如图6所示的半导体结构150。

详细来说，半导体结构150同样是形成在如图1所示虚框范围105内，其具体设置位置大体上与前述半导体结构110相同，于此不再赘述。本实施例与前述实施例的差异在于，区域B内包括相互平行地沿着方向y延伸的多个图案113B，其例如与区域A内的图案113A一并形成。在一实施例中，图案113A、113B例如是导线、插塞、鳍状结构、栅极结构或前述元件的组合等，但不以此为限。

区域B的图案113B上还形成有可截断图案113B的多个开口152a、152b、152c、152d，以及可连接任两相邻图案113B的多个桥接结构162a、162b、162c、162d，如图6所示。各开口152a、152b、152c、152d与各桥接结构162a、162b、162c、162d分别设置在不同的图案113B上，并且在方向x上呈现错位排列，如图6所示。其中，各开口152a、152b、152c、152d与各桥接结构162a、162b、162c、162d可分别具有不同的孔径d1、d2、d3、d4或尺寸D1、D2、D3、D4，例如是约为6纳米至50纳米等。较佳地，各开口152a、152b、152c、152d在方向y上的孔径d1、d2、d3、d4例如是等比例递减，如分别为24纳米、18纳米、12纳米与6纳米等；而各桥接结构162a、162b、162c、162d在方向y上的长度D1、D2、D3、D4则例如是等比例递增，如分别为6纳米、12纳米、18纳米与24纳米等，但不以此为限。

而后，同样可依序进行前述的取样S1、缺陷检测S2以及缺陷检验与分析S3等步骤。在进行缺陷检测步骤S2时，同样先以一适当的缺陷检测机台(未绘示)大范围地扫描所选定的主动管芯区101a、101b，并通过对比两主动管芯区101a、101b的扫描结果找出主动管芯区101a上的所有缺陷。之后，该等所有缺陷可直接依据各主动管芯区101a上的半导体结构150进行检验与分析(即步骤S3)，进而获得即时线上检测的结果。如此，同样可在进行缺陷检验与分析步骤S3时，即时获得线上缺陷检测的结果，同时获得优化的陷检测与定位的能力。

整体来说，本发明在形成功能性的元件时，一并于主动管芯区上预先形成可模拟为缺陷的微结构(如开口或桥接结构等)。之后，即可在进行缺陷的检验与分析时，直接依据该主动管芯区上的该微结构的特征(如其定位、尺寸等)即时检测该主动管芯区上所找到的所有缺陷。如此，不仅可即时获得线上缺陷检测的结果，还可一并提升缺陷检测与定位的能力，故具有优化的缺陷检出灵敏度。另外，该等微结构较佳是在不影响各元件的功能或其配置的前提下，选择性地设置在该主动管芯区上元件集成度较低的区域，但也可设置在元件集成度较高的区域等。由此，当各主动管芯区后经封装制作工艺等而制作成各芯片后，该微结构仍可保留于各该芯片上。

此外，本领域者应可理解本发明前述的实施例虽选择将可模拟为缺陷的微结构设置在主动管芯区内作为样态进行说明，但在本发明的概念下，该等微结构也可选择设置在一晶片的非主动区(non-active area)内，例如是设置在如图1所示的切割道103上。如此，在各主动管芯区经切割制作工艺、封装制作工艺等而制作成各芯片后，该等微结构即不会保留在各该芯片。另外，本领域者应还可理解在不脱离本发明概念的精神下，也可参考前述实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (17)

1.一种半导体结构，其特征在于，包括：

芯片；

多个第一图案，设置在该芯片上，该些第一图案相互平行地沿着第一方向间隔设置；以及

至少三个开口，设置在该些第一图案上以截断该些第一图案，各该开口在该第一方向上分别具有等比例递增的尺寸，且该些开口按照该等比例递增的尺寸依序排列。

2.依据权利要求1所述的半导体结构，其特征在于，该些开口都形成在同一个该第一图案上。

3.依据权利要求1所述的半导体结构，其特征在于，该些开口分别形成在不同的该第一图案上。

4.依据权利要求3所述的半导体结构，其特征在于，该些开口在垂直于该第一方向的第二方向上彼此对位。

5.依据权利要求1所述的半导体结构，其特征在于，该些开口在垂直于该第一方向的第二方向上彼此错位。

6.依据权利要求1所述的半导体结构，其特征在于，还包括多个第二图案，相互平行地沿着该第一方向间隔设置。

7.依据权利要求1所述的半导体结构，其特征在于，该些开口的尺寸介于6纳米至50纳米之间。

8.一种半导体结构，其特征在于，包括：

芯片；

多个第一图案，设置在该芯片上，该些第一图案相互平行地沿着第一方向间隔设置；以及

至少三个桥接结构，设置在该些第一图案之间以连接任两相邻的该第一图案，各该桥接结构在该第一方向上分别具有等比例递增的尺寸，且该些桥接结构按照该等比例递增的尺寸依序排列。

9.依据权利要求8所述的半导体结构，其特征在于，该些桥接结构分别形成在不同的两相邻该第一图案之间。

10.依据权利要求8所述的半导体结构，其特征在于，该些桥接结构在垂直于该第一方向的第二方向上彼此错位。

11.依据权利要求8所述的半导体结构，其特征在于，该些桥接结构的尺寸介于6纳米至50纳米之间。

12.一种半导体结构的缺陷检测方法，其特征在于，包括：

在晶片上形成多个第一图案，该些第一图案相互平行地沿着第一方向间隔设置；

在该晶片上形成多个第二图案，该些第二图案相互平行地沿着该第一方向间隔设置，并设置于该些第一图案一侧；

在该晶片上形成至少三个微结构，其中，各该微结构在该第一方向上具有不同的尺寸，各该微结构的该不同的尺寸以等比例依序递增且依序排列，该些微结构位于该些第一图案所在的区域内；以及

以该些微结构作为检测依据对该晶片进行缺陷检验。

13.依据权利要求12所述的半导体结构的缺陷检测方法，其特征在于，还包括：

测量该些微结构的尺寸；

定位该些微结构的形成位置；以及

依据该些微结构的该尺寸与该形成位置进行对该晶片进行缺陷检验。

14.依据权利要求12所述的半导体结构的缺陷检测方法，其特征在于，各该微结构在垂直于该第一方向的第二方向上彼此错位排列。

15.依据权利要求12所述的半导体结构的缺陷检测方法，其特征在于，该些微结构包括形成在该些第一图案上的至少三个开口，以截断该些第一图案。

16.依据权利要求12所述的半导体结构的缺陷检测方法，其特征在于，该些微结构包括形成在该些第一图案之间的至少三个桥接结构，以连接任两相邻的该些第一图案。

17.依据权利要求12所述的半导体结构的缺陷检测方法，其特征在于，该些第一图案与该些第二图案都位于该晶片的主动管芯区内。

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