CN100454217C - 具有省电模式的半导体装置 - Google Patents

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Abstract

一种具有省电模式的半导体装置，包括：省电检测块，用于通过检测省电模式是否激活来产生省电模式信号；功率源控制块，用于产生功率控制信号，其使能周期与禁止周期之比由省电模式信号来确定；电流节省块，在省电模式中减小其驱动电流需要；功率开关块，用于响应于功率控制信号来执行将电源电压端子和地电压端子连接到电流节省块的开关操作；以及电流非节省块，在省电模式中其驱动电流需要与在正常操作模式中相同。该半导体装置可防止在省电模式中因截止泄露成分以及在内部模拟电路产生的静态电流成分所造成的电流消耗。

Description

具有省电模式的半导体装置
技术领域
本发明涉及一种半导体装置；具体涉及一种具有省电模式(powerdown mode)以节省其中所耗电流的半导体装置。
背景技术
在诸如移动电话、个人数字助理(PDA)等的移动时代所使用的存储装置的情况下，节省其中所耗的功率正作为一个主要问题而显现出来。因此，移动时代所用的动态随机存取存储器(DRAM)采用省电模式，其中响应于经CKE引脚所输入的信号，内部功耗减小至低于某水平的水平。
图1示出具有常规省电模式的半导体装置的块图。
在使用CKE引脚的常规省电模式中，半导体装置的内部电路被设计为在信号以低状态经CKE引脚输入时，不接收除了来自CKE引脚的信号外的任何信号，结果，通过控制其内部电路的操作，半导体装置可减少其电流消耗。
然而，在常规半导体装置中，在电路不被激励的状态下，存在由于构成半导体装置的MOS晶体管的阈电压降低而产生的截止世漏(off-leakage)成分，以及在诸如内部电压发生器的模拟电路产生的静态电流(static current)成分所造成的大量电流消耗的问题。
发明内容
因此，本发明的主要目的是提供一种具有省电模式的半导体装置，其能够在功率节省模式中充分减少电流消耗。
本发明的另一个目的是提供一种具有省电模式的半导体装置，其能够阻止在功率节省模式中因截止泄漏成分所造成的电流消耗。
本发明的再一个目的是提供一种具有省电模式的半导体装置，其能够防止在功率节省模式中因在内部模拟电路产生的静态电流成分所造成的电流消耗。
根据本发明的一个实施例，提供有一种省电模式支持电路，包括：省电检测块，用于通过检测省电模式是否激活来产生省电模式信号；功率源控制块，用于产生功率控制信号，其使能(enable)周期与禁止(disable)周期之比由省电模式信号来确定；及功率开关块，用于响应于功率控制信号来执行将电源电压端子和地电压端子连接到半导体装置的预定内部块的开关操作。
根据本发明的另一个实施例，提供有一种具有省电模式的半导体装置，包括：省电检测块，用于通过检测省电模式是否激活来产生省电模式信号；功率源控制块，用于产生功率控制信号，其使能周期与禁止周期之比由省电模式信号来确定；电流节省块，在省电模式中减小其驱动电流需要；及功率开关块，用于响应于功率控制信号来执行将电源电压端子和地电压端子连接到电流节省块的开关操作。
附图说明
通过下面结合附图所给出的对优选实施例的描述，本发明的上述和其它目的与特征将变得显而易见，在附图中：
图1为具有常规省电模式的半导体装置的块图；
图2为根据本发明一个实施例的具有省电模式的半导体装置的块图；
图3为图2中的功率源控制块的详细块图；
图4A为图3中的环形振荡器的详细电路图；
图4B为图3中的分频器的详细电路图；
图4C为图3中的信号合成器的详细电路图；
图5为功率源控制块中所使用的信号的波形图；
图6为根据本发明另一个实施例的具有省电模式的半导体装置的块图；
图7为根据本发明实施例的图2中的功率开关块的电路图；
图8A为根据本发明另一个实施例的图2中的功率开关块的上电(power-up)开关单元的电路图；
图8B为根据本发明另一个实施例的图2中的功率开关块的下电(power-down)开关单元的电路图；并且
图8C为根据本发明再一个实施例的图2中的功率开关块的下电开关单元的电路图。
具体实施方式
以下将参考附图详细说明本发明的优选实施例。
参考图2，所示为根据本发明一个实施例的具有省电模式的半导体装置。
本发明的该半导体装置包括省电模式支持电路；电流节省块30，在省电模式中需要减小其电流消耗；以及电流非节省块90，在省电模式中不需要减小其电流消耗。
省电模式支持电路包含：省电检测块10，用于通过判断省电模式来产生省电模式信号pden；功率源控制块20，用于产生功率控制信号enb，该信号的使能周期与禁止周期之比由省电模式信号pden来确定；以及功率开关块40，用于响应于功率控制信号enb来控制供给电流节省块30的功率。
在低功率DRAM的情况中，当具有低状态的信号经由CKE引脚输入其中时，通常期望该DRAM以省电模式工作。
省电检测块10通过接收来自CKE引脚的信号来检测省电模式并产生省电信号pden，以将省电模式的激活报告给半导体装置的内部电路。
当从其所耦合的省电信号pden检测到省电模式时，功率源控制块20产生具有某种时钟形式的功率控制信号enb。在正常操作模式中功率控制信号enb保持使功率开关块40导通的状态。
此处，在控制信号enb下，功率开关块40简单地执行将电源电压端子VDD和地电压端子VSS连接到电流节省块30的开关操作。但是，其亦可具有用于执行开关装置的更精确开关和电压电平移位的结构。
电流节省块30在省电模式中不被激励，并且具有需要最小电流供给的内部电路以保持其内部状态，尽管与正常操作模式中的电流相比，所需的电流不多。例如，DRAM具有作为电流节省电路的读/写操作支持电路、模拟比较电路等。
电流非节省块90由在省电模式中所需要的电流供给与在正常操作模式中一样多的电路组成。
参照图3，所示为根据本发明实施例的图2中的功率源控制块20的详细块图。
功率源控制块20包含环形振荡器220，用于产生将在产生功率控制信号enb中使用的基准脉冲enb0；分频器240，用于对基准脉冲enb0分频，以产生经分频的脉冲enb1；以及信号合成器260，用于对基准脉冲enb0和经分频的脉冲enb1进行逻辑运算以由此产生功率控制信号enb。
图4A为图3中环形振荡器220的详细电路图。
环形振荡器220具有反相器IN41到IN44；延迟单元DE40；以及NAND门NAN41和NAN42，用于响应于省电信号pden来控制振荡操作。
当省电信号pden具有低状态时，NAND门NAN41和NAN42总是产生具有高值的输出。从NAND门NAN42输出的高值被反相器IN44反相，因此，当装置不处于省电模式时，环形振荡器220总是输出具有低状态的基准脉冲enb0。另一方面，当省电信号pden具有高状态时，因NAND门NAN41和NAN42之操作如同反相器，故图4A中的电路之操作如同由5个反相器及1个延迟单元组成的环形振荡器。结果，环形振荡器220输出以设定频率来振荡的基准脉冲enb0。
图4B为图3中的分频器240的详细电路图，该分频器是一种2步分频器(2step divider)，包含2个通过门(pass gate)PG41、PG42及2个锁存器LAT41和LAT42。
分频器240具有：第一和第二通过门PG41和PG42，用于接收从环形振荡器220输出的振荡时钟enb0和en0作为其控制信号，其中振荡时钟en0通过将基准脉冲enb0反相而获得；第一锁存器LAT41，用于锁存从第一通过门PG41提供的信号并将来自第一通过门PG41的信号的反相信号输出到第二通过门PG42；第二锁存器LAT42，用于锁存从第二通过门PG42耦合的信号；以及反馈反相器IN49，用于将第二锁存器LAT42的输出信号反相并将经反相的信号提供至第一通过门PG41。
在构成第一及第二锁存器LAT41和LAT42的反相器中，一个反相器被变为图4B中所示的NAND门NAN43以便于接收省电信号pden，结果，当省电信号pden具有低状态时，分频器240不被激励。
在上述实施例中，尽管分频器240由一个2步分频器形成，但是它可由具有2个以上分频步骤的多个分频器来实施。
图4C所示的信号合成器260通过使用振荡时钟enb0和经分频的时钟enb1来进行AND运算以由此产生功率控制信号enb。
图5示出在图3和图4A到4C所示的功率源控制块20产生的信号。
如图5所示，具有经由CKE引脚输入的信号的反相形式的省电模式信号pden的高周期被用于省电模式。
在省电模式周期内，环形振荡器220产生振荡时钟enb0，而分频器240通过对振荡时钟enb0分频来产生经分频的时钟enb1。
通过对振荡时钟enb0和经分频的时钟enb1进行逻辑运算而产生的功率控制信号enb的高周期长度与振荡时钟enb0相同并且其频率与经分频的时钟enb1相同。
图6为根据本发明另一个实施例的具有省电模式的半导体装置的块图。
本发明的该半导体装置包括：N个电流节省块，其所需驱动电流彼此不同；以及N个功率开关块，其每个开关对应的电流节省块，N为整数，例如，在图6中为2。
因为在省电模式中电流节省块50和70需要不同的功率强度，故用于开关功率开关块60的功率控制信号的使能周期与禁止周期之比不同于用于开关另一个功率开关块80的功率控制信号。
在图6所示的半导体装置中，在产生于功率源控制块20的信号中，振荡时钟enb0被提供给对应于电流节省块70的功率开关块80，与电流节省块50相比，电流节省块70所需的功率较少。同时，振荡时钟enb耦合到对应于所需功率比电流节省块70大的电流节省块50的功率开关块60。
图7示出根据本发明实施例的图2中的功率开关块40。
功率开关块40包含：上电(PU)开关单元42，用于控制电流节省块30和电源电压端子VDD之间的连接；以及下电(PD)开关单元44，用于控制电流节省块30和地电压端子VSS之间的连接。
PU开关单元42具有开关PMOS晶体管PM71以及反相器阵列IN71和IN72，用于使功率控制信号enb较接近于方波。同时，PD开关单元44具有开关NMOS晶体管NM71以及反相器阵列IN73到IN75，用于将功率控制信号enb反相并使其较接近于方波。
图8A示出依本发明另一个实施例的图2中的功率开关块40的上电开关单元。
在图8A中，上开关由PMOS晶体管PM81形成，用于将电源电压VDD递送至电流节省块30中，因此，较为优选的是将电平高于电源电压VDD的电压耦合到PMOS晶体管PM81的栅，使得比在晶体管PM81关断时更明确地阻挡VDD经由晶体管PM81的传送。如图8A所示，为了给上开关提供高于电源电压VDD的升高的电压VPP作为该上开关的关断信号，采用了在升高的电压电平VPP和地电压电平VSS之间来回切换(toggling)的反相器IN82和IN83。
电平移位器(level shifter)LS1将转变于电源电压VDD和地电压VSS之间的功率控制信号enb转换成转变于升高的电压VPP和地电压VSS之间的上开关信号Pu_off。由于以对角设置的MOS晶体管响应于功率控制信号enb及内部反相器IN81的操作而导通，电平移位器LS1可产生转变于升高的电压VPP和地电压VSS之间的输出信号。
图8B示出根据本发明另一个实施例的图2中的功率开关块40的下电开关单元。
在图8B中，下开关由NMOS晶体管NM81形成，用于将地电压VSS递送至电流节省块30中，因此，较为优选的是将电平低于地电压VSS的电压施加到NMOS晶体管NM81的栅，使得比在晶体管NM81关断时更明确地阻挡VSS经由晶体管NM81的传送。如图8B所示，为了给下开关提供低于地电压VSS的基地电压(base ground voltage)VBB作为该下开关的关断信号，包含了在电源电压电平VDD和基地电压电平VBB之间来回切换的反相器IN86和IN87。
电平移位器LS2将转变于电源电压VDD和地电压VSS之间的功率控制信号enb转换成转变于电源电压VDD和基地电压VBB之间的下开关信号Pd_off。由于以对角设置的MOS晶体管响应于功率控制信号enb及内部反相器IN85的操作而导通，电平移位器LS2可产生转变于电源电压VDD和基地电压VBB之间的输出信号。
图8C示出根据本发明再一个实施例的图2中的功率开关块40的下电开关单元。
上开关由NMOS晶体管NM82形成，用于将电源电压VDD递送至电流节省块30。如图8C所示，上开关信号Pu_offb具有升高的电压电平VPP的导通电压以及地电压电平VSS的关断电压。结果，上开关NM82可明确地导通和关断。
用于执行在具有上述结构的本发明的半导体装置中所实施的省电模式的方法包括如下步骤：响应于省电指令来检测省电模式(S120)；产生具有脉冲形式的功率控制信号，其使能周期与禁止周期之比由省电模式来确定(S140)；以及在功率控制信号的控制下，执行将电源电压供给其中的电流节省块的开关操作(S160)。
在步骤S120，省电检测块10检测省电指令(CKE)，然后产生到半导体装置中的其它电路块的省电信号pden以向它们报告省电模式。
在步骤S140，功率源控制块20产生图5所示的功率控制信号enb。
同时，在用于开关电源电压端子VDD和电流节省块50之间的连接的上电开关单元PU_SW1和用于开关地电压端子VSS和电流节省块50之间的连接的下电开关单元PD_SW1处执行步骤S160。在图6中，在几个功率开关块60和80处执行步骤S160。此时，功率控制信号enb的使能周期与禁止周期之比不同于功率控制信号enb0，其中功率控制信号enb及enb0分别提供给功率开关块60和80。
如以上所示，本发明的半导体装置可防止在省电模式(功率节省模式)中由截止泄漏成分所导致的电流消耗。
本发明的半导体装置还可防止在省电模式中由于在内部模拟电路所产生的静态电流成分而造成的电流消耗。
此外，本发明的半导体装置可通过在省电模式中向它的其它内部电路提供它们所需的最佳功率来极大减少电流消耗。
本申请包含2005年3月31日提交到韩国专利局的2005-27388号韩国专利申请所涉及的主题，其全部内容在此引入作为参考。
尽管已针对特定的实施例描述了本发明，但对本领域的技术人员来说显而易见的是可在不所附权利要求所限定的精神及范围内进行各种变更和修改。
【主要元件符号说明】
10     省电检测块
20     功率源控制块
30     电流节省块
40     功率开关块
80     功率开关块
90     电流非节省块
220    环形振荡器
240    分频器
260    信号合成器。

Claims (23)

1.一种具有省电模式的半导体装置，包括：
省电检测块，用于通过检测省电模式是否激活来产生省电模式信号；
功率源控制块，用于产生功率控制信号，其使能周期与禁止周期之比由省电模式信号来确定；
电流节省块，在省电模式中减小其驱动电流需要；以及
功率开关块，用于响应于功率控制信号来执行将电源电压端子和地电压端子连接到电流节省块的开关操作。
2.如权利要求1的半导体装置，其中在省电模式期间，所述功率源控制块产生具有时钟形式的功率控制信号。
3.如权利要求2的半导体装置，进一步包括电流非节省块，在省电模式中其驱动电流需要与在正常操作模式中相同。
4.如权利要求2的半导体装置，其中所述功率源控制块包括：
振荡器，用于产生基准脉冲；
分频器，用于通过对基准脉冲分频来产生经分频的脉冲；以及
信号合成器，用于通过对基准脉冲和经分频的脉冲进行逻辑运算来产生功率控制信号。
5.如权利要求4的半导体装置，其中所述振荡器具有：
奇数个反相器；以及
振荡触发器，用于响应于省电信号来控制振荡操作。
6.如权利要求4的半导体装置，其中所述分频器具有：
第一和第二通过门，用于接收从所述振荡器输出的振荡时钟作为控制信号；
第一锁存器，用于锁存从第一通过门输出的信号并提供锁存信号的反相信号给第二通过门；
第二锁存器，用于锁存从第二通过门供给的信号；以及
反馈反相器，用于将从第二锁存器输出的信号反相并将经反相的信号递送给第一通过门。
7.如权利要求4的半导体装置，其中所述信号合成器为AND门，用于进行对基准脉冲和经分频的脉冲的AND运算，以由此输出AND运算结果作为功率控制信号。
8.如权利要求7的半导体装置，其中所述功率开关块包括：
上电开关单元，用于控制电流节省块和电源电压端子之间的连接；以及
下电开关单元，用于控制电流节省块和地电压端子之间的连接。
9.如权利要求8的半导体装置，其中所述上电开关单元具有开关MOS晶体管和反相器阵列，用于接收功率控制信号并输出逻辑状态与功率控制信号相同的信号；并且所述下电开关单元具有开关MOS晶体管和反相器阵列，用于接收功率控制信号并输出具有功率控制信号之反相逻辑状态的信号。
10.如权利要求9的半导体装置，其中上电开关单元的反相器阵列具有在升高的电压电平和地电压电平之间来回切换的反相器，以提供升高的电压给开关MOS晶体管的栅作为关断信号，所述升高的电压的电平高于电源电压；并且下电开关单元的反相器阵列具有在电源电压电平和基地电压电平之间来回切换的反相器，以将基地电压供给开关MOS晶体管的栅作为关断信号，所述基地电压的电平低于地电压。
11.如权利要求9的半导体装置，其中上电开关单元的反相器阵列具有在升高的电压电平和地电压电平之间来回切换的反相器，以提供升高的电压给开关MOS晶体管的栅作为导通信号，所述升高的电压的电平高于电源电压；并且下电开关单元的反相器阵列具有在电源电压电平和基地电压电平之间来回切换的反相器，以将基地电压供给开关MOS晶体管的栅作为关断信号，所述基地电压的电平低于地电压。
12.一种具有省电模式的半导体装置，包括：
省电检测块，用于通过检测省电模式是否激活来产生省电模式信号；
功率源控制块，其响应于省电模式信号而激励，用于产生N个功率控制信号，其每个具有不同的使能周期与禁止周期之比，N为整数；
N个电流节省块，在省电模式中其每个的驱动电流需要被彼此不同地减小；以及
N个功率开关块，用于响应于相应的功率控制信号来执行将电源电压端子和地电压端子连接到对应的电流节省块的开关操作。
13.如权利要求12的半导体装置，其中在省电模式期间，所述功率源控制块产生具有时钟形式的功率控制信号。
14.如权利要求12的半导体装置，进一步包括电流非节省块，在省电模式中其驱动电流需要与在正常操作模式中相同。
15.如权利要求13的半导体装置，其中所述功率源控制块包括：
振荡器，用于产生基准脉冲；
分频器，用于通过对基准脉冲分频来产生经分频的脉冲；以及
信号合成器，用于对基准脉冲和经分频的脉冲进行逻辑运算，以由此产生功率控制信号。
16.如权利要求15的半导体装置，其中每个所述功率开关块包括：
上电开关单元，用于控制对应的电流节省块和电源电压端子之间的连接；以及
下电开关单元，用于控制所述对应电流节省块和地电压端子之间的连接。
17.如权利要求16的半导体装置，其中所述上电开关单元具有开关MOS晶体管和反相器阵列，用于接收功率控制信号并输出逻辑状态与功率控制信号相同的信号；并且所述下电开关单元具有开关MOS晶体管和反相器阵列，用于接收功率控制信号并输出具有功率控制信号的反相逻辑状态的信号。
18.如权利要求17的半导体装置，其中所述上电开关单元的反相器阵列具有在升高的电压电平和地电压电平之间来回切换的反相器，用于将升高的电压提供给开关MOS晶体管的栅作为关断信号，所述升高的电压的电平高于电源电压；并且所述下电开关单元的反相器阵列具有在电源电压电平和基地电压电平之间来回切换的反相器，用于将基地电压供给开关MOS晶体管的栅作为关断信号，所述基地电压的电平低于地电压。
19.一种省电模式支持电路，包括：
省电检测块，用于通过检测省电模式是否激活来产生省电模式信号；
功率源控制块，用于产生功率控制信号，其使能周期与禁止周期之比由省电模式信号来确定；以及
功率开关块，用于响应于功率控制信号来执行将电源电压端子和地电压端子连接到半导体装置的预定内部块的开关操作。
20.如权利要求19的省电模式支持电路，其中在省电模式期间，所述功率源控制块产生具有时钟形式的功率控制信号。
21.如权利要求20的省电模式支持电路，其中所述功率开关块包括：
上电开关单元，用于控制每个所述预定内部块和电源电压端子之间的连接；以及
下电开关单元，用于控制每个所述预定内部块和地电压端子之间的连接。
22.一种方法，用于响应于来自半导体装置外的外部省电指令来执行省电模式以减小供给半导体装置的内部块中某些被指定为电流节省块的内部块的驱动功率，该方法包括以下步骤：
(a)响应于省电指令来检测省电模式；
(b)产生具有脉冲形式的功率控制信号，其使能周期与禁止周期之比由省电模式是否激活来确定；以及
(c)执行将电源电压端子和地电压端子连接到电流节省块的开关操作。
23.如权利要求22的方法，其中在步骤(c)，响应于功率控制信号来激励用于连接电源端子和电流节省块的开关块和用于将电流节省块附着于地电压端子的开关块。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100571646B1 (ko) * 2005-03-31 2006-04-17 주식회사 하이닉스반도체 파워 다운 모드 반도체 소자
JP2007058969A (ja) * 2005-08-24 2007-03-08 Sanyo Electric Co Ltd メモリ
US7707449B2 (en) * 2006-03-29 2010-04-27 Agere Systems Inc. Systems and methods for low power multi-rate data paths
JP5575405B2 (ja) * 2009-01-22 2014-08-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8362645B2 (en) * 2010-03-29 2013-01-29 Intel Corporation Method to reduce system idle power through system VR output adjustments during S0ix states
CN103219973B (zh) * 2012-01-19 2016-03-30 三星电机株式会社 高频开关电路及其控制方法
US9042196B2 (en) * 2013-07-19 2015-05-26 Kabushiki Kaisha Toshiba Memory system and method of controlling memory system
KR20190063879A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 반도체 장치
KR102555451B1 (ko) * 2018-05-31 2023-07-17 에스케이하이닉스 주식회사 반도체 장치
US11205469B2 (en) * 2019-07-12 2021-12-21 Micron Technology, Inc. Power domain switches for switching power reduction
JP7165151B2 (ja) * 2020-02-18 2022-11-02 ウィンボンド エレクトロニクス コーポレーション 半導体装置
CN115664206B (zh) * 2022-12-29 2023-03-14 安华数据(东莞)有限公司 一种数据中心节能调度装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030149902A1 (en) * 2002-02-05 2003-08-07 Silla Mark Allen Reducing leakage current in a data processing apparatus
CN1484368A (zh) * 2002-08-23 2004-03-24 株式会社理光 电源供给装置及其电源供给方法
US6765433B1 (en) * 2003-03-20 2004-07-20 Atmel Corporation Low power implementation for input signals of integrated circuits
US20040143769A1 (en) * 2003-01-22 2004-07-22 Xiaowei Deng Low leakage sram scheme
CN1574999A (zh) * 2003-06-20 2005-02-02 株式会社瑞萨科技 信息处理装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69412360T2 (de) * 1993-05-27 1999-04-22 Fujitsu Ltd Energieleitungsverbindungsschaltung und entsprechender Schalter mit integrierter Schaltung
JP3633061B2 (ja) * 1995-10-19 2005-03-30 三菱電機株式会社 半導体集積回路装置
JP3790021B2 (ja) * 1997-08-13 2006-06-28 株式会社東芝 半導体記憶装置
US6329874B1 (en) * 1998-09-11 2001-12-11 Intel Corporation Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode
KR100381966B1 (ko) * 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법
US6094039A (en) * 1999-10-15 2000-07-25 National Semiconductor Corporation Switching controller chip operable in selected ones of multiple power switch setting modes
JP3489560B2 (ja) * 2000-11-10 2004-01-19 日本電気株式会社 クロック断検出回路
US6501300B2 (en) * 2000-11-21 2002-12-31 Hitachi, Ltd. Semiconductor integrated circuit
US6586963B2 (en) * 2001-03-26 2003-07-01 Samsung Electronics Co., Ltd. Integrated circuit devices having power control logic that inhibits internal leakage current loss during sleep mode operation and method of operating same
US6518826B2 (en) * 2001-06-28 2003-02-11 Intel Corporation Method and apparatus for dynamic leakage control
JP2004021574A (ja) * 2002-06-17 2004-01-22 Hitachi Ltd 半導体装置
JP2004030816A (ja) * 2002-06-27 2004-01-29 Renesas Technology Corp 半導体装置
KR100426443B1 (ko) * 2002-06-29 2004-04-13 주식회사 하이닉스반도체 딥 파워다운 제어 회로
CN100470656C (zh) * 2003-10-31 2009-03-18 宇田控股有限公司 摆动时钟信号的产生方法和产生装置
KR100558549B1 (ko) * 2003-12-05 2006-03-10 삼성전자주식회사 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른제어방법
KR100571646B1 (ko) * 2005-03-31 2006-04-17 주식회사 하이닉스반도체 파워 다운 모드 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030149902A1 (en) * 2002-02-05 2003-08-07 Silla Mark Allen Reducing leakage current in a data processing apparatus
CN1484368A (zh) * 2002-08-23 2004-03-24 株式会社理光 电源供给装置及其电源供给方法
US20040143769A1 (en) * 2003-01-22 2004-07-22 Xiaowei Deng Low leakage sram scheme
US6765433B1 (en) * 2003-03-20 2004-07-20 Atmel Corporation Low power implementation for input signals of integrated circuits
CN1574999A (zh) * 2003-06-20 2005-02-02 株式会社瑞萨科技 信息处理装置

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