CN100418200C - 源极/漏极离子掺杂方法 - Google Patents

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Abstract

本发明提供一种源极/漏极离子掺杂方法，它利用先于半导体基底上形成栅栅极结构与栅栅极间隙壁，接着接着利用在一其上具有沟槽的介电层来定义出重离子掺杂位置，并利用在沟槽内形成呈现Y字型的多晶硅层，以该多晶硅层、栅栅极间隙壁与介电层为阻碍层，进行离子植入，而自然的形成源极/漏极离子掺杂区域，以使在集成度增加下缩小的组件依然保有足够长度信道的栅栅极结构。

Description

源极/漏极离子掺杂方法
技术领域
本发明涉及一种对源/漏极区域进行离子掺杂的方法，特别涉及一种能够适用于深亚微米小组件尺寸下的源极/漏极离子掺杂方法。
背景技术
随着半导体技术的进步，圆片单位面积上的组件数按照摩尔法则(Moore’s law)所预测的结果随之日增，但是集成电路的集成度愈来愈高，组件的尺寸愈来愈小，将导致工艺上如掩膜图案转移、离子植入与沉积变的更艰难。
在深亚微米下，栅极与源/漏极区域的接面变浅(shallow junction)后，源极/漏极区的浅、深离子掺杂的轮廓成为对短信道效应(short channel effect)控制和组件驱动特性的主要关键，因此现有技术的工艺方法工艺如图1所示，它先利用栅极结构10为掩膜，对半导体基底12进行轻离子掺杂，接着在栅极结构10两侧壁分别形成一栅极间隙壁14，随后利用该栅极结构10与该栅极间隙壁14为掩膜，进行重离子掺杂与退火工艺，以形成浓度呈现陡峭分布的浅源/漏极掺杂区域16与重掺杂源/漏极区域18，但这样的工艺方式在进入组件尺寸相当小的深亚微米工艺阶段时，浅源/漏极掺杂区域16的延伸区侧向长度将相对的造成信道长度(channel length)变的更短，此时将使得电子极为容易击穿延伸区，而引发漏电。
因此，本发明提出一种源极/漏极离子掺杂方法，以解决上述技术问题。
发明内容
本发明的主要目的在于提供一种源极/漏极离子掺杂方法，它利用刻意形成的Y字型多晶硅层、栅极间隙壁与介电层做为离子植入时的阻碍层，以使植入进入半导体基底的离子能够自然扩散形成重掺杂源/漏极区域与轻掺杂源/漏极区域，以获得一较佳的源/漏极离子掺杂轮廓，与维持较佳的信道长度。
本发明的另一目的在于提供一种源极/漏极离子掺杂方法，它能够有效的控制信道长度以及掺杂区域与栅极结构重叠的区域大小，因此能够适用于进入深亚微米工艺下缩小后的组件。
为达上述目的，本发明提供一种源极/漏极离子掺杂方法，其包括下列步骤提供一其内形成有数个隔离区域的半导体基底；在半导体基底上形成一栅极结构与一栅极间隙壁；在半导体基底上沉积一介电层，并对该介电层进行刻蚀，以形成数个底端暴露出栅极结构的源极/漏极位置沟槽；在该沟槽内沉积一多晶硅层；以多晶硅层为掩膜进行一离子掺杂工艺，以在栅极结构形成重掺杂源/漏极掺杂区与浅掺杂源/漏极掺杂区；以及移除多晶硅层，以完成栅极组件。
综上所述，本发明为一种源极/漏极离子掺杂的方法，它解决现有工艺进入深亚微米后将会因为组件尺寸缩小，而导致进行源/漏极掺杂时，浅掺杂延伸区侧向长度造成信道长度变短的缺点，而且提供了一种能够适用于小组件尺寸工艺下，来有效控制浅掺杂侧向长度与栅极结构部分叠置大小，使缩小后的组件依然能够保有较长的信道长度。
以下结合附图及较佳实施例进一步说明本发明的目的、技术内容、特点及其有益效果。
附图说明
图1为现有技术栅极结构两侧的离子掺杂构造剖视图。
图2至图6为本发明的各步骤构造剖视图。
标号说明：
10栅极结构                                26多晶硅层
12半导体基底                              28栅极结构
14栅极间隙壁                              30栅极间隙壁
16浅源/漏极掺杂区域                       32介电层
18重掺杂源/漏极区域                       34沟槽
20半导体基底                              36多晶硅层
22浅沟渠隔离区域                          38重源/漏极掺杂区域
24栅极氧化层                              40轻源/漏极掺杂区域
具体实施方式
本发明提供一种源极/漏极离子掺杂方法，其能够适用于进入深亚微米工艺下的组件工艺，使栅极组件能在一较小的尺寸下，同样能够获得完善的源极/漏极离子掺杂轮廓与信道长度。
首先，请先参阅图2所示，先于半导体基底20上形成有复数个用以隔绝半导体基底中的主动组件及被动组件的浅沟渠隔离区域(shallow trench isolation，STI)22，再于半导体基底20表面形成一包含栅极氧化层24及位于栅极氧化层24上方的多晶硅层26的晶体管栅极结构28，然后利用化学气相沉积方式在该半导体基底20上形成一氮化硅层，接着对氮化硅层进行一反应性离子刻蚀的干式刻蚀技术，以形成一栅极间隙壁30。
在半导体基底20上沉积一介电层32，该介电层的材质可以为硼磷硅玻璃，接着对介电层32进行刻蚀，以形成数个位置位于栅极两侧的沟槽34，如图3所示。
在沟槽34内形成一外观呈现两侧边较高中央较低的多晶硅层36，如图4所示，该多晶硅层36的形成方式，可以先在半导体基底20上沉积一填满沟槽的多晶硅层36，再透过刻蚀工艺，以使多晶硅层36呈现Y字型的外观。
然后，如图5所示，对该半导体基底20进行一离子植入工艺，离子植入半导体基底20时，将受到不同材质层的阻碍，因而形成轻源/漏极掺杂区域38与重源/漏极掺杂区域40，举例来说，由多晶硅层36中央较低位置植入的离子因只受到一多晶硅层36阻碍，因此其掺杂进入半导体基底20的离子数量较多，而形成重源/漏极掺杂区域40，而由多晶硅层36两侧植入的离子，将受到多晶硅层36、介电层32与栅极间隙壁30的阻碍，因此，植入半导体基底20内的离子数量将大幅度减少，而形成轻源/漏极掺杂区域40，且因为越贴近栅极结构28的间隙壁30高度越高，对离子的阻碍越大，基于此一因素，将使得轻源/漏极掺杂区域40的外观呈现良好的浓度梯度分布。
随后，移除多晶硅层36，即完成栅极结构的轻源/漏极掺杂区域40与重源/漏极掺杂区域38工艺，如图6所示，接着可对半导体基底20进行一热退火处理，以重整半导体基底20表面因离子掺杂所损伤的硅晶格原子。
综上所述，本发明为一种源极/漏极离子掺杂的方法，它解决现有工艺进入深亚微米后将会因为组件尺寸缩小，而导致进行源/漏极掺杂时，浅掺杂延伸区侧向长度造成信道长度变短的缺点，而且提供了一种能够适用于小组件尺寸工艺下，来有效控制浅掺杂侧向长度与栅极结构部分叠置大小，使缩小后的组件依然能够保有较长的信道长度。
以上所述的实施例仅为了说明本发明的技术思想及特点，其目的在使本领域的普通技术人员能够了解本发明的内容并据以实施，本专利的范围并不仅局限于上述具体实施例，即凡依本发明所揭示的精神所作的同等变化或修饰，仍涵盖在本发明的保护范围内。

Claims (7)

1. 一种源极/漏极离子掺杂方法，其包括下列步骤：
提供一半导体基底，其内形成有隔离区域；
在该半导体基底上形成一栅极结构与一栅极间隙壁；
在半导体基底上沉积一介电层，并对该介电层进行刻蚀，以形成数个沟槽，该沟槽显露出该栅极结构的源极/漏极位置；
在该沟槽内形成一呈现Y字型的多晶硅层；
以该多晶硅层、该介电层与该栅极间隙壁为掩膜进行一离子掺杂工艺，在该栅极结构同时形成重掺杂源/漏极掺杂区与浅掺杂源/漏极掺杂区；以及
移除该多晶硅层，以完成栅极组件。
2. 根据权利要求1所述的源极/漏极离子掺杂方法，其特征在于：所述介电层的材质为硼磷硅玻璃。
3. 根据权利要求1所述的源极/漏极离子掺杂方法，其特征在于：所述外观呈现Y字型状的该多晶硅层的形成是通过首先在该半导体基底上沉积一多晶硅层，随后对该多晶硅层进行刻蚀，而制得。
4. 根据权利要求1所述的源极/漏极离子掺杂方法，其特征在于：所述当完成离子掺杂工艺后，对该半导体基底进行一退火工艺，以修补离子掺杂对该半导体基底所造成的损伤。
5. 根据权利要求1所述的源极/漏极离子掺杂方法，其特征在于：所述该栅极间隙壁的材质为氮化硅。
6. 根据权利要求1所述的源极/漏极离子掺杂方法，其中该栅极间隙壁是采用反应性离子干式刻蚀技术所形成。
7. 根据权利要求1所述的源极/漏极离子掺杂方法，其特征在于：所述该栅极结构包含一栅氧化层及一位于该栅氧化层上方的多晶硅层。
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CN105461661A (zh) * 2014-09-29 2016-04-06 中国石油化工股份有限公司 一种烯烃氧化方法

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