CN100414510C

CN100414510C - 实时差错检测与纠错芯片

Info

Publication number: CN100414510C
Application number: CNB2003101160635A
Authority: CN
Inventors: 周盛雨; 陈小敏; 安军社; 孙辉先
Original assignee: National Space Science Center of CAS
Current assignee: National Space Science Center of CAS
Priority date: 2003-12-30
Filing date: 2003-12-30
Publication date: 2008-08-27
Anticipated expiration: 2023-12-30
Also published as: CN1635477A

Abstract

本发明涉及一种实时差错检测与纠错芯片，其包括一编码单元、二选一数据选择单元、第一控制单元、第二控制单元、锁存单元、检错与纠错单元及时序控制单元，数据由CPU读入，经过第一控制单元、编码单元、二选一数据选择单元和第二控制单元，输出给SRAM；数据由SRAM读入，经过第二控制单元、锁存单元，输入检错与纠错单元中，如数据正确，则通过第一控制单元输出给CPU；如果数据一位错误，则在检错与纠错单元中纠正后将正确数据分两路传输，一路通过第一控制单元输出给CPU，一路通过二选一数据选择单元和第二控制单元输出给SRAM，覆盖原错误数据。该实时差错检测与纠错芯片将逻辑电路与纠错芯片集成在一块芯片，提高芯片集成度和可靠性，节省成本，减小芯片体积和重量。

Description

实时差错检测与纠错芯片

技术领域

本发明涉及一纠错编码芯片，尤其涉及一种应用于单粒子翻转的环境下的电子计算机中的实时差错检测与纠错芯片。

背景技术

在一些电磁环境比较恶劣的情况下，一些大规模集成电路常常会受到干扰，导致不能正常工作。特别是像RAM这种利用双稳态进行存储的器件，往往会在强干扰下发生翻转，使原来存储的″0 ″变为″1″，或者″1″变为″0″，造成的后果往往是很严重的，导致一些控制程序跑飞，存储的关键数据出错等等。特别是空间高能粒子辐射导致的单粒子翻转效应SEU(Single EventUpset)，使得航天计算机上的静态存储器SRAM中的数据会出现小概率错误，这种错误若不及时进行纠正将会影响计算机系统的正常运行和关键数据错误，而星载计算机要求高可靠性，一旦发生故障后果将不堪设想。单粒子事件可发生在各种轨道高度的空间飞行器上，而且发生率较高。

国内外解决单粒子翻转效应造成存储器中的数据错误的方法主要分为软件和硬件加固技术。采用软件解决单粒子翻转而造成的存储器数据错误所需要的硬件简单，易于实现，缺点是实时性差，实现速度慢；目前星载计算机采取的抗辐射加固技术主要采用专用纠错检错芯片和时序控制电路联和完成检错纠错功能，以Harris公司生产的检错纠错54HC630芯片为例，它采用汉明纠错编码原理从16位数据中产生6位的校验位，16位数据及6位校验位中的一位错误将被标志并校正，二位错误将标志但不校正，检错纠错控制功能由二个控制信号S0和S1控制；而且该芯片的操作为字操作，要保证CPU对SRAM既可进行字操作，又可进行字节操作，必须增加额外的控制、锁存电路。在满足检错纠错的同时又要保正CPU对SRAM的操作功能，这使得时序控制电路变得相当复杂。

目前的星载计算机采用通用的中小规模集成电路加上54HC630芯片来完成检错纠错功能。主要由54HC630芯片、产生S1、S0的时序控制电路、字节操作及字操作控制电路和数据锁存电路四部分组成。整个电路由54HC630、54HC244、54HC373、54HC74、54HCll2等近20个芯片组成，在板上占用了很大的空间。

在现有硬件加固技术中，实现检错纠错功能的电路复杂、元器件数量多，体积大，集成度低，不能充分满足未来空间计算机小型化的要求，同时成本较高。

发明内容

本发明要解决的技术问题是提供一实时差错检测与纠错芯片，提高检错与纠错电路的集成度，缩小电路体积，从而简化电路设计，降低成本，提高可靠性。

为了解决上述技术问题，本发明提供一种实时差错检测与纠错芯片，包括一检错与纠错单元，其特征在于还包括一编码单元、二选一数据选择单元、第一控制单元、第二控制单元及时序控制单元，片选信号有效时，数据由中央处理单元读入，通过数据总线经过第一控制单元、编码单元、二选一数据选择单元和第二控制单元，输出给静态随机存储器；数据由静态随机存储器读入时，经过第二控制单元，输入检错与纠错单元中，进行数据检错，如果数据正确，则通过第一控制单元输出给中央处理单元，如果数据一位错误，则在所述的检错与纠错单元中纠正后将正确数据分两路传输，一路通过第一控制单元输出给中央处理单元，一路通过二选一数据选择单元和第二控制单元输出给静态随机存储器，覆盖原来的错误数据，其中：

所述编码单元在接收从中央处理单元输入的数据后，生成校验位；

所述二选一数据选择单元由中央处理单元的读写控制信号w_r的高低控制选择数据的传输流向；

所述第一控制单元由中央处理单元的读写控制信号w_r的高低控制数据输入和输出通路的开关；

所述第二控制单元由中央处理单元的读写控制信号w_r的高低和所述检错与纠错单元发出的错误标志信号fault的高低来控制数据输入和输出通路的开关；

所述检错与纠错单元由所述时序控制单元发出的控制脉冲信号flagoe的高低来控制开关，所述检错与纠错单元打开时，检测输入数据是否发生错误，发生错误的数据被纠正后输出，同时产生错误标志信号fault；

所述时序控制单元在每次中央处理单元读取静态随机存储器中的数据时，开始计数，配合时钟脉冲信号clk2和clk2的二分频时钟脉冲信号clkout来完成提取脉冲的功能，提供所述检错与纠错单元开关的控制脉冲信号flagoe。

在上述方案中，所述编码单元在接收中央处理单元输入的8位数据后，生成4位校验位，输出12位数据。

在上述方案中，所述二选一数据选择单元在所述读写控制信号w_r为高时，中央处理单元向静态随机存储器中写数据，所述二选一数据选择单元选择经由所述编码单元输出的数据；所述读写控制信号w_r为低时，中央处理单元读取静态随机存储器中的数据，所述二选一数据选择单元选择经由检错与纠错单元输出的数据。

在上述方案中，所述第一控制单元在所述读写控制信号w_r为高时，打开数据输入通路，w_r为低时，打开数据输出通路。

在上述方案中，所述第二控制单元在所述读写控制信号w_r为高时，打开数据输出通路，w_r为低时，打开数据输入通路，此时，所述错误标志信号fault为高，打开数据输出通路，所述错误标志信号为低，数据输出通路关闭。

在上述方案中，所述检错与纠错单元根据汉明码纠错原理，从静态随机存储器中读入8位数据位和4位校验位，在所述检错与纠错单元中根据读入12位数据中的8位数据位再产生4位校验位，与读入的4位校验位异或运算产生4位校验子，所述校验子4位均为0，则读入数据未发生错误，否则，哪位出错就相应取反纠正，同时发出错误标志信号fault。

在上述方案中，所述错误标志信号fault为高时，将纠正后的正确数据输出，一路输出给所述第一控制单元，另一路输出给所述二选一数据选择单元，如果数据未发生错误，则数据输出给所述第一控制单元。

在上述方案中，所述时序控制单元输出的所述控制脉冲信号flagoe为高的时间内检错与纠错功能打开，否则，检错与纠错单元输出的所述错误标志信号fault为低。

在上述方案中，所述第二控制单元与所述检错与纠错单元之间有一锁存单元，将从静态随机存储器中读取的数据锁存起来，在整个数据读取过程中锁存单元中的数据不抖动。

在上述方案中，所述时序控制单元产生锁存脉冲信号flaglat，在所述锁存脉冲信号flaglat输出为高的时间内，所述锁存单元锁存数据。

在上述方案中，所述片选信号无效时，所述实时差错检测与纠错芯片未被选中，所述第一控制单元和所述第二控制单元均输出高阻，不影响所述数据总线工作。

在上述方案中，所述数据总线分为高8位数据总线和低8位数据总线，在所述中央处理单元发出的高字节使能信号有效时，高8位数据总线有效，所述中央处理单元发出的低字节使能信号有效时，低8位数据总线有效，在进行字操作时，所述高字节使能信号和所述低字节使能信号均有效。

在上述方案中，在中央处理单元时钟信号clk2的不同时钟频率下，所述时序控制单元均有效。

在上述方案中，所述实时差错检测与纠错芯片采用VHDL语言，通过现场可编程门阵列一次下载形成。

由上可知，本发明所述的实时差错检测与纠错芯片采用[12，8]汉明纠错编码，利用VHDL语言编程，通过现场可编程门阵列(FPGA)将检错纠错电路和时序逻辑控制电路两部分集成为一整体，在解决存储器中的数据检错纠错的同时，芯片集成度提高，体积和重量减小，成本降低，检错纠错的可靠性提高。

此外，本发明所述的实时差错检测与纠错芯片，可适应中央处理单元中的不同时钟频率。

附图说明

图1为本发明实施例中实时差错检测与纠错芯片的功能原理图；

图2为本发明实施例中实时差错检测与纠错芯片的时序控制单元生成信号波形图。

具体实施方式

实时差错检测与纠错芯片电路采用“数据流直通”的方式，也就是说实时差错检测与纠错芯片电路处于CPU和SRAM之间，对于CPU来说，SRAM是透明的，实时差错检测与纠错芯片电路将CPU和SRAM隔离起来。

当中央处理单元(CPU)向静态随机存储器(SRAM)写入数据时，数据位DB7～DB0生成校验位CB3～CB0，数据位与校验位同时写入静态随机存储器(SRAM)中；当CPU从SRAM中读取数据时，数据位和校验位均读到实时差错检测与纠错芯片中，使用刚刚读入的数据位重新生成校验位，新生成的校验位与原来写入时的校验位做异或运算，其结果就是校验子。由生成的校验子控制纠错单元，哪一位出错就将相应位的数据取反，实现纠错。

下面结合附图详细说明本发明的技术方案。

图1中示出了实时差错检测与纠错芯片电路中的输入和输出信号，现详细说明如下：

输入信号：

ccs0为CPU片选信号；ads为CPU的地址选通信号；clk2为CPU的时钟脉冲；clkout是clk2的二分频时钟脉冲信号；cdbh是CPU的高八位数据总线信号；cbhe是CPU高字节使能信号；wr是CPU写信号；w_r是CPU读写控制信号。

输出信号：

实时差错检测与纠错芯片向SRAM输出数据信号srmdb，以及向SRAM输出控制信号，如SRAM片选信号srmcsh、使能信号srmoe、写信号srmwe。

如图1所示，实时差错检测与纠错芯片由以下功能单元组成：编码单元11、二选一数据选择单元12、第一控制单元13、第二控制单元14、锁存单元15、检错与纠错单元16及时序控制单元17，其中：

编码单元11：在中央处理单元(CPU)向静态随机存储器(SRAM)中写入数据时，CPU发出的8位数据经过编码单元11生成4位校验位，并且连同8位数据(共12位)一起存入SRAM中；

二选一数据选择单元12：由CPU的读写控制信号w_r控制选择哪一路数据。当w_r为1时说明CPU向SRAM中写数据，选择经由编码单元11输出的数据；当w_r为0时说明CPU读取SRAM中数据，选择经由检错与纠错单元16输出的数据。

控制单元：在实时差错检测与纠错芯片中，包含两个控制单元，连接CPU端的第一控制单元13和连接SRAM端的第二控制单元14。当片选信号ccs0为1，即片选信号ccs0无效时，两个控制单元均输出高阻，此时在整个386EXCPU系统中，实时差错检测与纠错芯片未被选中，但不影响数据总线的工作，换句话说，当CPU不对SRAM进行读写操作时，实时差错检测与纠错芯片电路端片选信号无效，实时差错检测与纠错芯片电路的数据总线被驱动为高阻。

第一控制单元13的工作过程是，当读写控制信号w_r为1时，CPU向SRAM中写入数据，第一控制单元13输入通路打开，从CPU中输入数据；当w_r为0时，CPU从SRAM中读入数据，第一控制单元13的输出通路打开输出数据给CPU。

第二控制单元14的工作过程是，在w_r为1时，CPU向SRAM中写入数据，此时第二控制单元输出通路打开输出数据(8位数据位和4位校验位)给SRAM；当w_r为0时，CPU从SRAM中读入数据，但是此时还需要根据SRAM中的数据是否发生错误来处理，当SRAM中的数据无错时，第二控制单元14保持输入状态，当SRAM中的数据发生错误时，错误标志fault输出高脉冲，第二控制单元14的输出通路打开输出纠正后的数据给SRAM。

检错与纠错单元16：在CPU从SRAM中读入数据时，检查SRAM中的数据是否发生错误，若发生错误则纠正。时序控制单元17输出的脉冲信号flagoe来控制检错与纠错单元的开关，当flagoe输出为1，即时序控制单元输出为高脉冲时，检错与纠错单元开，若读取SRAM中的数据发生了错误，则fault输出为1，反之输出为0；当flagoe输出为0时，检错与纠错单元关，fault输出亦为0。

锁存单元15：保证在CPU读取SRAM中数据的整个过程中，锁存单元中的数据稳定不发生抖动。这就需要在特定时刻将数据锁存起来，这一时刻由时序控制单元17生成的锁存脉冲信号flaglat来控制，flaglat信号输出为1，则数据锁存，flaglat信号输出为0，则数据不锁存。

时序控制单元17：每次CPU读取SRAM中的数据时，时钟开始计数，时钟的清零端由CPU的ads信号控制，配合clk2信号和clkout信号来完成提取特定脉冲的功能，提供给锁存单元锁存脉冲flaglat信号，以及提供给检错与纠错单元16输出错误标志信号fault的脉冲控制信号flagoe。

实时差错检测与纠错芯片适应CPU的不同时钟频率与上电复位时向实时差错检测与纠错芯片内写入选择时钟频率的数据有关。本发明实施例能够适应CPU时钟信号clk2的不同时钟频率，如66MHz、50MHz、40MHz、33MHz，因此时序控制单元内部生成四组计数信号(flagoe、flaglat、flagwe)，根据不同的时钟频率来选择相应的一组输出信号。具体实现方法是使用CPU的地址线在实时差错检测与纠错芯片内部生成地址译码器，选择CPU某个片选信号作为地址译码器的选通信号，通过CPU地址线和片选信号配合使其中的特定寄存器有效，由cdbh的第一位和第零位写入实时检错与纠错芯片中的相应寄存器的数值来确定时钟频率。具体说当cdbh写入11时表明CPU时钟信号clk2频率为66MHz，写入10表明时钟频率是50MHz，写入01时表明钟频率为40MHz，写入00时表明时钟频率为33MHz(默认值)。

clk2为66MHz、50MHz和33MHz的情况下CPU完成读SRAM中数据所需时间为120ns，在40MHz的情况下完成这一过程需要的时间为150ns。当clk2频率为66MHz时，时序控制单元输出波形图如图2所示。

具体的说，实时差错检测与纠错芯片电路的工作过程是(片选信号有效前提下)：

1)CPU向SRAM中写入数据：

CPU向SRAM中写数据时，CPU读写控制信号w_r为1，第一控制单元13输入通路打开，CPU发出的数据通过第一控制单元13经由编码单元11生成校验位(8位数据位生成4位校验位)，此时二选一数据选择单元12选择编码单元11通路，同时w_r控制的第二控制单元14输出通路打开，数据位连同校验位(12位)一起写入SRAM中。

2)CPU从SRAM中读取数据：

CPU从SRAM中读取数据时，CPU读写控制信号w_r为0，第二控制单元14输入通路打开，SRAM中的数据(8位数据位+4位校验位共12位)通过第二控制单元14传向锁存单元15(时序控制单元发出的锁存脉冲信号flaglat在给定时刻将锁存单元中的数据锁存)，之后数据在检错与纠错单元16中开始进行检错与纠错。

在检错与纠错单元16中，使用刚刚读入的12位数据中的8位数据位重新生成校验位，新生成的校验位与原来写入的校验位做异或运算，其结果为校验子；由生成的校验子控制数据位纠错，根据汉明码纠错原理，如果校验子四位均为0，则从SRAM中读入的数据正确，否则说明数据位发生错误，哪一位数据出错，就将其取反。

如果从SRAM中读取的数据一位发生错误，那么经检错与纠错单元16纠错后的正确数据分为两路传输，一路正确数据传给第一控制单元13，经由第一控制单元13传给CPU，完成读取数据过程。一路数据传给二选一数据选择单元12，到达第二控制单元14，检错与纠错单元16在发现数据位出错后，发出信号fault给第二控制单元14，fault信号在时序控制单元17发出的脉冲flagoe为高时刻内置为1，那么第二控制单元14的输出通路打开，从检错与纠错单元16传出的纠正后的正确数据传回SRAM，将其中的错误数据覆盖后纠正过来；如果从SRAM中读取的数据没有发生错误，那么在检错与纠错单元16中发出的fault信号置为0，第二控制单元14的输出通路关闭，从检错与检错单元16中输出的数据不会传给SRAM，只会通过第一控制单元13向CPU输出数据，完成CPU对SRAM中数据的读取，从而也就降低了器件的功耗。

实时差错检测与纠错芯片采用[12，8]汉明纠错编码原理，采用VHDL语言实现实时差错检测与纠错芯片电路，使用现场可编程门阵列芯片实现。其能够适应CPU时钟信号clk2的不同频率，如66MHz、50MHz、40MHz、33MHz。实时差错检测与纠错芯片使用的现场可编程门阵列芯片选用ACTEL公司的A54SX32芯片，其封装为PQFP208。其基于反熔丝技术，只允许对器件编程一次，编程后不能修改。采用此芯片的优点是集成度高，工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。且把现有技术中的逻辑电路和检错纠错芯片集成在一块芯片中，提高了整个芯片的集成度和可靠性，并可以减轻整个星载计算机系统的重量，缩小其体积并提高整个系统的可靠性。

实时差错检测与纠错芯片是基于386EX CPU系统设计的，解决了由于单粒子翻转而造成的SRAM中存储的数据发生小概率错误的问题，实现了实时纠正SRAM中数据错误的目的。可以应用于我国载人航天、空间探测、卫星组网等任务中去，提高了我国航天计算机的抗辐射、可靠性的能力，对推动我国空间科学技术的发展有很大的意义。

此外，本发明实施例中以CPU读写SRAM的高字节为例来说明实时差错检测与纠错芯片电路。如果处理低八位数据，实时差错检测与纠错芯片电路只需把cbhe换成cble(图中未示出)，把cdbh换成cdbl(图中未示出)即可，其中，cble为CPU低字节使能信号，cdbl为CPU低八位数据总线信号。

此外，本发明能够纠正一个字节内的单个错误，同时也适用于字的读写操作中。当进行字节的读写操作时，根据cbhe(CPU高字节使能信号)或cble(CPU低字节使能信号)哪一个有效来控制是高字节读写还是低字节读写。当进行字的读写操作时，cbhe和cble均有效。在16位字的读写操作中，实时检错与纠错芯片要实现字的读写检错与纠错，需将两个本发明实施例中描述的实时检错与纠错芯片集成在一片现场可编程门阵列(FPGA)芯片中，再由片选信号选择是高、低字节读写操作还是字的读、写操作。字的读写过程与上述高8位数据的读写操作过程相同。

此外，本发明可以通过软件控制使实时差错检测与纠错芯片中的检错与纠错功能关闭和开启。当实时差错检测与纠错芯片关闭时，实时差错检测与纠错芯片不再具有检错与纠错功能，此时CPU可以正常的向SRAM中写入数据，但是当CPU从SRAM中读取数据时，读出的数据将不再进行检错和纠错，直接读入CPU中，当然也不存在纠正SRAM中错误数据的功能。具体实现方法如前所述还是使用由CPU的地址线在实时差错检测与纠错芯片内部生成地址译码器，通过CPU地址线和片选信号配合使其中的另一个特定寄存器有效，由cdbh的第零位写入实时差错检测与纠错芯片中相应寄存器的数值来确定实时差错检测与纠错芯片功能的关闭和开启，当写入值为1时检错与纠错功能开启(默认值)，反之检错与纠错功能关闭。

此外，本发明虽然是基于386EX CPU系统，利用VHDL语言编程，采用FPGA实现，但是对于其它时序和速度满足要求的系统同样适用，只需对实时差错检测与纠错芯片中的时序控制单元模块进行修改。

Claims

1. 一种实时差错检测与纠错芯片，包括一检错与纠错单元，其特征在于还包括一编码单元、二选一数据选择单元、第一控制单元、第二控制单元及时序控制单元，CPU片选信号有效时，数据由中央处理单元读入，通过数据总线经过第一控制单元、编码单元、二选一数据选择单元和第二控制单元，输出给静态随机存储器；数据由静态随机存储器读入时，经过第二控制单元，输入检错与纠错单元中，进行数据检错，如果数据正确，则通过第一控制单元输出给中央处理单元，如果数据一位错误，则在所述的检错与纠错单元中纠正后将正确数据分两路传输，一路通过第一控制单元输出给中央处理单元，一路通过二选一数据选择单元和第二控制单元输出给静态随机存储器，覆盖原来的错误数据，其中：

2. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述编码单元在接收中央处理单元输入的8位数据后，生成4位校验位，输出12位数据。

3. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述二选一数据选择单元在所述读写控制信号w_r为高时，中央处理单元向静态随机存储器中写数据，所述二选一数据选择单元选择经由所述编码单元输出的数据；所述读写控制信号w_r为低时，中央处理单元读取静态随机存储器中的数据，所述二选一数据选择单元选择经由检错与纠错单元输出的数据。

4. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述第一控制单元在所述读写控制信号w_r为高时，打开数据输入通路，w_r为低时，打开数据输出通路。

5. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述第二控制单元在所述读写控制信号w_r为高时，打开数据输出通路，w_r为低时，打开数据输入通路，此时，所述错误标志信号fault为高，打开数据输出通路，所述错误标志信号为低，数据输出通路关闭。

6. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述检错与纠错单元根据汉明码纠错原理，从静态随机存储器中读入8位数据位和4位校验位，在所述检错与纠错单元中根据读入12位数据中的8位数据位再产生4位校验位，与读入的4位校验位异或运算产生4位校验子，所述校验子4位均为0，则读入数据未发生错误，否则，哪位出错就相应取反纠正，同时发出错误标志信号fault。

7. 如权利要求6所述的实时差错检测与纠错芯片，其特征在于，所述错误标志信号fault为1时，将纠正后的正确数据输出，一路输出给所述第一控制单元，另一路输出给所述二选一数据选择单元，如果fault为0，数据未发生错误，则数据输出给所述第一控制单元。

8. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述时序控制单元输出的所述控制脉冲信号flagoe为1的时间内检错与纠错功能打开，否则，检错与纠错单元输出的所述错误标志信号fault为0。

9. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述第二控制单元与所述检错与纠错单元之间有一锁存单元，将从静态随机存储器中读取的数据锁存起来，在整个数据读取过程中锁存单元中的数据不抖动。

10. 如权利要求9所述的实时差错检测与纠错芯片，其特征在于，所述时序控制单元产生锁存脉冲信号flaglat，在所述锁存脉冲信号flaglat输出为1的时间内，所述锁存单元锁存数据。

11. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述片选信号无效时，所述实时差错检测与纠错芯片未被选中，所述第一控制单元和所述第二控制单元均输出高阻，不影响所述数据总线工作。

12. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述数据总线分为高8位数据总线和低8位数据总线，在所述中央处理单元发出的高字节使能信号有效时，高8位数据总线有效，所述中央处理单元发出的低字节使能信号有效时，低8位数据总线有效，在进行字操作时，所述高字节使能信号和所述低字节使能信号均有效。

13. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，在中央处理单元时钟脉冲信号clk2的不同时钟频率下，所述时序控制单元均有效。

14. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，所述实时差错检测与纠错芯片采用VHDL语言，通过现场可编程门阵列一次下载形成。

15. 如权利要求1所述的实时差错检测与纠错芯片，其特征在于，使用由中央处理单元的地址线在所述实时差错检测与纠错芯片内部生成地址译码器，通过中央处理单元地址线和所述片选信号配合使其中的另一个特定寄存器有效，由所述数据总线第零位写入所述实时差错检测与纠错芯片中相应寄存器的数值来确定所述实时差错检测与纠错芯片功能的关闭和开启。