CN110532127B - 一种差错校验位协议转换器 - Google Patents

一种差错校验位协议转换器 Download PDF

Info

Publication number
CN110532127B
CN110532127B CN201910743547.3A CN201910743547A CN110532127B CN 110532127 B CN110532127 B CN 110532127B CN 201910743547 A CN201910743547 A CN 201910743547A CN 110532127 B CN110532127 B CN 110532127B
Authority
CN
China
Prior art keywords
error detection
module
check bit
check
error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910743547.3A
Other languages
English (en)
Other versions
CN110532127A (zh
Inventor
张力航
谢俊
谭腾飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Semidrive Technology Co Ltd
Original Assignee
Nanjing Semidrive Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Semidrive Technology Co Ltd filed Critical Nanjing Semidrive Technology Co Ltd
Priority to CN201910743547.3A priority Critical patent/CN110532127B/zh
Publication of CN110532127A publication Critical patent/CN110532127A/zh
Application granted granted Critical
Publication of CN110532127B publication Critical patent/CN110532127B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

一种差错校验位协议转换器，包括，第一检错纠错模块、校验位编码模块，以及故障诊断单元，其中，所述第一检错纠错模块，其对输入的数据和校验位进行检错和纠正；所述校验位编码模块，其根据下级的编码协议对所述第一检错纠错模块输出的数据进行重新编码；所述故障诊断单元，对所述第一检错纠错模块输出的数据和所述校验位编码模块输出的校验位进行检错和纠正，将检错结果进行上报。本发明的差错校验位协议转换器，为校验码协议转换提供了极高的诊断覆盖率，共因失效率得以大大降低。

Description

一种差错校验位协议转换器
技术领域
本发明实施例涉及片上系统(SoC)技术领域，尤其涉及虚拟化片上系统的数据正确性检验。
背景技术
差错校验位技术广泛的被应用与电子电气系统中用于保障系统的功能安全。为了确保传输数据的正确性，片上系统中会将原始数据以及校验位同时从源端传往目的地端。在目的地端通过校验模块来检验数据的正确性。
随着系统的复杂度提高，现代设计越来越依赖于重用现有的功能模块。由于各个模块所使用的差错校验位协议不尽相同，在模块互联的过程中需要对不同协议进行转换，但是现有协议转换电路本身也存在着随机性失效的风险，因此，可靠的差错码协议转换器就变得越发的重要。
发明内容
为了解决现有技术存在的不足，本发明提供一种差错校验位协议转换器，为片上系统提供可靠的差错码协议转换及失效上报。
为实现上述目的，本发明至少一个实施例提供一种差错校验位协议转换器，包括，第一检错纠错模块、校验位编码模块，以及故障诊断单元，其中，
所述第一检错纠错模块，其对输入的数据和校验位进行检错和纠正；
所述校验位编码模块，其根据下级的编码协议对所述第一检错纠错模块输出的数据进行重新编码；
所述故障诊断单元，对所述第一检错纠错模块输出的数据和所述校验位编码模块输出的校验位进行检错和纠正，将检错结果进行上报。
进一步地，还包括第一延时单元和第二延时单元，其中，
所述第一延时单元，其将所述第一检错纠错模块输出的数据延迟一个时钟周期；
所述第二延时单元，其将所述校验位编码模块输出的校验位延迟一个时钟周期。
进一步地，所述第一检错纠错模块，使用校验位检测输入的数据以及校验位不超过两个比特的错误，并纠正数据以及校验位中一个比特的错误。
进一步地，所述校验位编码模块，其根据下级的编码协议,对所述第一检错纠错模块输出的数据进行重新编码后输出新的校验位。
进一步地，所述故障诊断单元，对数据和校验位检测不超过两个比特的错误，并纠正数据以及校验位中一个比特的错误。
进一步地，所述故障诊断单元，进一步包括，检错模块、第二检错纠错模块，以及第三延时模块，其中，
所述第二检错纠错模块，其对来自所述第一延时单元的数据、所述第二延时单元的校验位进行检错，并将纠正后的数据发送给所述检错模块；
所述第三延时模块，其将来自差错校验位协议转换器的校验位进行延时后发送给所述检错模块；
所述检错模块，其对来自所述第二检错纠错模块的数据以及所述第三延时模块的校验位进行检错，并将检错结果进行上报。
进一步地，所述检错模块，使用校验位检测输入的数据以及校验位不超过两个比特的错误，并纠正数据以及校验位中一个比特的错误。
更进一步地，所述第三延时模块将输入的校验位延迟一个时钟周期。
与现有技术相比，本发明的差错校验位协议转换器，为片上系统中采用的不同差错校验码协议模块之间提供了安全的互联，为校验码协议转换提供了极高的诊断覆盖率，共因失效率得以大大降低。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的内容和实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的差错校验位协议转换器原理框图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的实施例仅用于说明和解释本发明，并不用于限定本发明。
常用的差错校验位分为:
检错码(EDC)，可以检测数据中不超过两个比特的错误；
纠错码(ECC)，可以检测数据中不超过两个比特的错误同时纠正数据中一个比特的错误。
图1为根据本发明的差错校验位协议转换器原理框图，如图1所示，本发明的差错校验位协议转换器，包括，第一检错纠错模块10、校验位编码模块20、第一延时模块30、第二延时模块40，以及故障诊断单元50，其中，
第一检错纠错模块10，其具有数据(Data)输入端、校验位(Code_A)输入端，使用校验位检测输入的数据和校验位，并将纠正后的数据分别发送给校验位编码模块20和第一延时模块30。
本发明的一个实施例中，使用校验位检测输入的数据以及校验位不超过两个比特的错误，并纠正数据以及校验位中一个比特的错误。
校验位编码模块20，其根据下级的编码协议为来自第一检错纠错模块10的数据生成校验位(Code_B)并输出到第二延时模块40。
本发明的一个实施例中，校验位的编码方式不唯一，可以采用任何编码方式。
第一延时单元30，其将经过第一检错纠错模块10纠正后的数据进行延时后输出。
本发明的一个实施例中，第一延时单元30将经过第一检错纠错模块10纠正后的数据延迟一个时钟周期。
第二延时单元40，其对校验位编码模块20生成的校验位进行延时后输出。
本发明的一个实施例中，第二延时单元40将输入的校验位编码模块20生成的校验位延迟一个时钟周期。
故障诊断单元50，其分别接收来自第一延时单元30的数据、第二延时单元40的校验位，以及来自外部输入的校验位，对来自第一延时单元30的数据、第二延时单元40的校验位进行再次检错纠错，将检错结果进行上报系统安全控制器(图中未示出)。
本发明的一个实施例中，故障诊断单元50，对数据以及校验位检错不超过两个比特的错误，纠正数据以及校验位中一个比特的错误。
本发明的一个实施例中，故障诊断单元50，进一步包括：检错模块51、第二检错纠错模块52，以及第三延时模块53，其中，
第二检错纠错模块52，其对来自第一延时单元30的数据、第二延时单元40的校验位，使用校验位进行检错，并将纠正后的数据发送给检错模块51。
本发明的一个实施例中，第二检错纠错模块52使用校验位检测输入的数据以及校验位不超过两个比特的错误，并纠正数据以及校验位中一个比特的错误。
第三延时模块53，其将来自外部的校验位进行延时后发送给检错模块51。
本发明的一个实施例中，第三延时模块53将输入的校验位延迟一个时钟周期。
检错模块51，其对来自第二检错纠错模块52的数据以及第三延时模块53的校验位进行错误检错处理，并将检错结果进行上报系统安全控制器。
本发明的一个实施例中，检错模块51，使用校验位可以检测数据以及校验位中不超过两个比特的错误。
本发明的差错校验位协议转换器，至少一个实施例中，校验位的编码方式不唯一，第一检错纠错模块10和第二检错纠错模块52可以使用不同的编码方式。
本发明的差错校验位协议转换器，第一检错纠错模块10可以检测到输入数据以及校验位(Code_A)上发生的一到两比特错误；纠正数据以及校验位任何一比特的错误；随后数据被发送给校验位编码模块20进行重新编码，生成校验位(Code_B)，校验位协议的转换功能完成。
由于转换逻辑本身存在随机性失效，最终输出的数据(Data)和校验位(Code_B)都有可能发生错误，本发明增加了故障诊断单元纠正由于校验位编码模块20编码、第一延时模块30以及第二延时模块40随机性失效引入的一比特错误，检测一到两比特错误。
检错模块51可以检测由于第一检错纠错模块10自身的随机性失效导致的一到两比特错误。
同时由于采用了延时，同一笔数据的校验在第一检错纠错模块10和检错模块51发生于不同的时钟周期，第一检错纠错模块10和检错模块51的共因失效率得以大大降低；校验位编码模块20和第二检错纠错模块52的共因失效率也得以大大降低。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种差错校验位协议转换器，其特征在于，
包括，第一检错纠错模块、校验位编码模块，以及故障诊断单元，其中，
所述第一检错纠错模块，其对输入的数据和校验位进行检错和纠正；
所述校验位编码模块，其根据下级的编码协议对所述第一检错纠错模块输出的数据进行重新编码；
所述故障诊断单元，对所述第一检错纠错模块输出的数据和所述校验位编码模块输出的校验位进行检错和纠正，将检错结果进行上报；
第一延时单元，其将所述第一检错纠错模块输出的数据延迟一个时钟周期；
第二延时单元，其将所述校验位编码模块输出的校验位延迟一个时钟周期；
所述故障诊断单元，进一步包括，检错模块、第二检错纠错模块，以及第三延时模块，其中，
所述第二检错纠错模块，其对来自所述第一延时单元的数据、所述第二延时单元的校验位进行检错，并将纠正后的数据发送给所述检错模块；
所述第三延时模块，其将来自差错校验位协议转换器的校验位进行延时后发送给所述检错模块；
所述检错模块，其对来自所述第二检错纠错模块的数据以及所述第三延时模块的校验位进行检错，并将检错结果进行上报。
2.根据权利要求1所述的差错校验位协议转换器，其特征在于，
所述第一检错纠错模块，使用校验位检测输入的数据以及校验位不超过两个比特的错误，并纠正数据以及校验位中一个比特的错误。
3.根据权利要求1所述的差错校验位协议转换器，其特征在于，
所述校验位编码模块，其根据下级的编码协议,对所述第一检错纠错模块输出的数据进行重新编码后输出新的校验位。
4.根据权利要求1所述的差错校验位协议转换器，其特征在于，
所述故障诊断单元，对数据和校验位检测不超过两个比特的错误，并纠正数据以及校验位中一个比特的错误。
5.根据权利要求1所述的差错校验位协议转换器，其特征在于，
所述检错模块，使用校验位检测输入的数据以及校验位不超过两个比特的错误，并纠正数据以及校验位中一个比特的错误。
6.根据权利要求1所述的差错校验位协议转换器，其特征在于，
所述第三延时模块将输入的校验位延迟一个时钟周期。
CN201910743547.3A 2019-08-13 2019-08-13 一种差错校验位协议转换器 Active CN110532127B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910743547.3A CN110532127B (zh) 2019-08-13 2019-08-13 一种差错校验位协议转换器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910743547.3A CN110532127B (zh) 2019-08-13 2019-08-13 一种差错校验位协议转换器

Publications (2)

Publication Number Publication Date
CN110532127A CN110532127A (zh) 2019-12-03
CN110532127B true CN110532127B (zh) 2023-03-03

Family

ID=68663007

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910743547.3A Active CN110532127B (zh) 2019-08-13 2019-08-13 一种差错校验位协议转换器

Country Status (1)

Country Link
CN (1) CN110532127B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114968654B (zh) * 2022-07-27 2022-10-25 南京芯驰半导体科技有限公司 一种纠错码电路及纠错方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0527025A2 (en) * 1991-08-05 1993-02-10 Advanced Micro Devices, Inc. Circuit and method of error detection and correction in data words with checkbits
JP2001256068A (ja) * 2000-03-14 2001-09-21 Hitachi Ltd 誤り検出・訂正方法、計算機システムの主記憶制御装置、及び計算機システム
CN1635477A (zh) * 2003-12-30 2005-07-06 中国科学院空间科学与应用研究中心 实时差错检测与纠错芯片
US7188296B1 (en) * 2003-10-30 2007-03-06 Sun Microsystems, Inc. ECC for component failures using Galois fields
CN102339647A (zh) * 2010-07-23 2012-02-01 北京兆易创新科技有限公司 一种检错/纠错校验模块的检测方法及装置
CN102339641A (zh) * 2010-07-23 2012-02-01 北京兆易创新科技有限公司 检错/纠错校验模块及该模块读写数据的方法
CN102339648A (zh) * 2010-07-23 2012-02-01 北京兆易创新科技有限公司 一种检错/纠错校验模块的检测方法及装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101355403B (zh) * 2008-09-09 2011-04-20 山东大学 通用成帧协议中检错纠错的装置及其控制方法
CN106330402A (zh) * 2016-08-30 2017-01-11 中兴长天信息技术（南昌）有限公司 一种用于物联网的lora无线传输系统差错编码方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0527025A2 (en) * 1991-08-05 1993-02-10 Advanced Micro Devices, Inc. Circuit and method of error detection and correction in data words with checkbits
JP2001256068A (ja) * 2000-03-14 2001-09-21 Hitachi Ltd 誤り検出・訂正方法、計算機システムの主記憶制御装置、及び計算機システム
US7188296B1 (en) * 2003-10-30 2007-03-06 Sun Microsystems, Inc. ECC for component failures using Galois fields
CN1635477A (zh) * 2003-12-30 2005-07-06 中国科学院空间科学与应用研究中心 实时差错检测与纠错芯片
CN102339647A (zh) * 2010-07-23 2012-02-01 北京兆易创新科技有限公司 一种检错/纠错校验模块的检测方法及装置
CN102339641A (zh) * 2010-07-23 2012-02-01 北京兆易创新科技有限公司 检错/纠错校验模块及该模块读写数据的方法
CN102339648A (zh) * 2010-07-23 2012-02-01 北京兆易创新科技有限公司 一种检错/纠错校验模块的检测方法及装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
"基于现场总线的协议转换器设计与应用";戈瑞;《中国优秀硕士学位论文全文数据库》;20130715;全文 *
Ahmad Habibizad Navin ; Seyed Hasan Es-hagi等."Data-oriented architecture for double and single bits error correction using Cycle Redundancy Code".《2010 International Conference On Computer Design and Applications》.2010, *
具有64位数据检纠错功能的FPGA模块设计;薛挺等;《现代电子技术》;20090315(第06期);全文 *

Also Published As

Publication number Publication date
CN110532127A (zh) 2019-12-03

Similar Documents

Publication Publication Date Title
US7712010B2 (en) Systems, methods and computer program products for utilizing a spare lane for additional checkbits
US7073117B1 (en) Method and apparatus for generating bit errors in a forward error correction (FEC) system to estimate power dissipation characteristics of the system
KR102399843B1 (ko) 결함 탐지를 가진 오류 정정 하드웨어
CN108599896B (zh) 一种基于冗余编码系统的crc校验系统及方法
CN108337069B (zh) 一种改进的降低误码率的末端并行分组crc校验系统
JP4322946B2 (ja) 通信装置
CN110532127B (zh) 一种差错校验位协议转换器
US20070006025A1 (en) Sending device, receiving device, communication control device, communication system, and communication control method
US10467889B2 (en) Alarm handling circuitry and method of handling an alarm
US7734977B2 (en) Method and system for error correction over serial link
US20180131394A1 (en) Data processing system and data processing apparatus
CN111726288B (zh) 一种电力二次设备实时数据传输与恢复方法及系统
US4581741A (en) Error detection apparatus for data dependent coding circuitry
US8312340B2 (en) Information processing device, data transmitting device, and data transfer method of data transmitting device
CN104699555A (zh) 内存模组ecc功能验证方法、装置及其产品
CN101477507B (zh) Usb纠错编解码装置及方法、usb传输系统及方法
KR100468887B1 (ko) 철도 신호 장비 시리얼 데이터 통신 감시 시스템
JP2014011591A (ja) 伝送装置、伝送システム、及びその自己診断方法
CN114968654B (zh) 一种纠错码电路及纠错方法
CN105207891B (zh) 一种基于寿命筛选的高可靠总线消息传输方法
WO2023165034A1 (zh) 数据纠错电路和数据传输方法
JP7082084B2 (ja) 情報送受信システム、情報送受信方法、および、プログラム、ならびに、連動論理処理装置、および、電子端末
AU2013201890A1 (en) Transmitting and receiving system, transmitting and receiving method, and program
CN111245695B (zh) 用于关断通信的方法和相应的通信装置
US11871166B2 (en) Sensor system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant