CN1173668A - 数字处理系统的纠错装置和方法 - Google Patents

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Abstract

一种数字处理系统的错误纠正装置和方法。该错误纠正装置包括:解调器,解调通道数据成为源数据并且在解调出现错误时产生出错标志;同步检测器,接收来自于解调器的出错标志和解调数据,并且检测出同步信号以按可纠错的编码单元区分数据;第一解码器,由所述同步信号以行为单元解码所述解调数据和出错标志以纠正错误和擦除;第二解码器,由所述同步信号以列为单元解码所述解调数据和出错标志以纠正错误和擦除。

Description

数字处理系统的纠错装置和方法
本发明涉及一种数字处理系统的纠错装置和方法，并且更具体地，涉及一种可以同时纠正擦除(erasure)和错误的方法。
在数字数据传输系统中，待传输的数据要被调制和编码。在数字数据接收系统中，所接收的数据要被解调和解码。数字数据的记录/再生系统调制和编码数据以便将其记录于一记录媒介上，并且解调和解码被调制和被编码的数据从而再生该被记录数据。在下面，将解释作为一例数字处理系统的数字记录/再生系统。
当在数字记录/再生系统中再生被记录的数据时，在解码处理的过程中可能产生错误，该错误必须被校正以便于精确地再生数据。图1是用来解释在该数字记录/再生系统中再生记录数据的信号处理流程的方块图。
参见图1，一个头111表示一个通道A的记录/再生头，而头131表示一通道B的记录/再生头。单元111-122用于通过访问通道A中的数据再生被记录数据，并与用于通过访问通道B中的数据再生被记录数据的单元131-142具有相同形式。为方便起见，将给出关于通过通道A再生被记录数据的途径的描述。通道A的头111从记录媒介中读取数据。放大器112放大来自头111的读出信号。锁相环(PPL)113由放大的信号再生一时钟并且将其与数据一起送至解调器114。解调器114将所接收的串行数据转换成并行数据并且解调被调制的记录数据成为8位原始数据。同步检测器116从该并行数据的连续数据流中检测同步信号。作为错误纠正器的C2解码器117和C1解码器118，用于依据由同步检测器116产生的被检出的同步信号来纠正所接收数据中的错误。擦除(erasure)指其位置可知的错误码，而错误指其位置不可知的错误码。C2解码器117和C1解码器118的操作将结合图2在后面说明。CRC(循环冗余码Cyclic Redundancy Code)部份119将确认出错数据是否经由C2解码器117和C1解码器118被正常纠正。TBC(时基校正Time BaseCorrection)部件120消除产生于CRC部件119的数据中包含的抖动。重整部件(deshuffle part)21重整由TBC部件120产生的数据成为原来的数据形式，遮盖部件(concealment part)122将重整数据中不能纠错的数据变成类似于原来数据的值，以便于不能被人感觉到。多路复合器151将来自通道A的遮盖器122产生的数据与来自通道B的遮盖器142的数据复合。数/模(D/A)转换器152将多路复合的数据转换为模拟信号。低通滤波器(LPF)153将该模拟信号低通滤波成声音信号频段。
图2解释图1中用于实现一纠错功能的传统纠错装置。该纠错功能由通道A的单元114-118和通道B的单元134-138完成。解调器114接收由通道A的头111再生的串行数据，并把串行数据变为8位并行数据，并且解调当记录时调制的数据成原始数据。解调器114如图3所示构造。这里假设记录于记录媒介上的数据的调制码使用一个8至16+调制码(eight to sixteenmodulationplus code)，用于将8位数据变为16位数据。参见图3，串行/并行转换器311接收由串行时钟S_CLK再生的串行数据并将由并行时钟P_CLK接收的数据变为8位并行数据。存储器控制器311接收串行/并行转换器311产生的8位并行数据，重排该8位并行数据成16位并行数据，并且产生与16位并行数据同步的存储器读许可信号。ROM(只读存储器Read onlymemory)313包含一解调数据表并以产生自存储器控制器312的16位数据为地址。在此情形下，由于在216编码字中使用28编码字，所以28纠错变换数据被存放在ROM313的解调数据表中，并且“00”或“FF”被存于解调数据表的其余区域。ROM313接收产生自存储器控制器312的作为地址的16位数据，并且当存储器读允可信号从存储器控制器312产生时该ROM被激活，从而可读取相应地址上存贮的数据。锁存器314锁存由并行时钟P_CLK从ROM313产生的解调数据，并把锁存的解调数据提供给同步检测器116。从而，解调器114解调由记录介质再生的16位调制数据成8位原始数据。
同步检测器116检测由解调器114产生的解调数据的同步数据并产生被检测的同步数据。C2解码器117纠正来自被检测的同步数据的错误。如果存在没有纠错的数据，C2解码器117产生相应数据和出错标志。C1解码器118接收C2解码器117的输出并通过纠正错误数据和擦除数据产生最终的纠正数据。C2解码器117和C1解码器118可用AHA4310，AHA4510，AHA4810或AHA4010芯片，这些芯片是由先进硬件结构公司(Advanced HardwareArchitecture co.)制造的Reed-Solomon ECC协处理器IC。
在操作中，转换为数字形式并接着记录/再生或传输的数据可能在处理中由外部影响出错。为纠正数据的错误，通常使用出错校正编码(ECC)。该错误意思是一般的错误并且没有出错标志。擦除表示一个可由出错标志可知的错误。这里假设C1编码和C2编码作为纠错码。目前最广泛使用于数字记录/再生装置的纠错码是Reed-Solomon码。在使用Reed-Solomon码的数字处理系统中，由图4所示的块编码单元来完成纠错功能。也就是说，当按块编码单元解码解调数据时，该C2解码器117按块编码的行单元纠正数据错误，C1解码器118按块编码的列单元纠正数据错误。即，当纠错时，数据的C2编码按行单元分析，然后数据的C1编码按列单元分析。
依据该通道被转换的数据在解调器114中被转换成源数据。被转换的数据流提供给C2解码器117以便纠正产生于数据流的内部错误。该C2解码器117通过执行解码操作来纠正错误。如果在一个代码内不存在错误或者存在一可被纠正的错误，C2解码器117纠正该错误并产生纠错数据。如果存在不能被纠正的错误，C2解码器117将错误标志和原始数据一起传递给C1解码器118。C1解码器118利用C2解码器117产生的数据和错误标志针对该错误和该擦除(erasure)执行解码操作。一般讲，Reed-Solomon码能够利用1/2的附加信息纠正该错误并且能够利用该附加信息的长度纠正该擦除。
通常，在传输或记录/再生数字数据时产生的错误有两种。一种是随机错误，另一种是连续产生的突发错误。为了有效地纠正这些错误，采用块编码或乘积码。在上述几个例子中，假设采用C1编码和C2编码。图2中常规的纠错装置以图4所示的块编码的C2码来纠错，并以C1码来纠错和擦除。当从解调器114再生的数据中存在错误时，如果在ROM313的解调数据表中没有对应于错误数据的转换数据时，“00”或者“FF”将产生。然而，指出存在出错的出错标志不从解调器114产生。从而C2解码器117不接收来自解调器114的出错标志，这样它不能纠正该擦除。如上述，Reed-Solomon编码由附加信息的1/2纠正错误并且由附加信息的长度纠正擦除。C2码的附加信息的长度是10个字节而C1码的增加长度是16字节，如图4所示。因此，如果C2解码器117仅纠正该错误并且C1解码器118纠正错误与擦除，每块中可被纠正的错误量是C2＝5×208＝1040字节和C1＝16×172＝2752字节。然而该C2解码器117和C1解码器118均可纠正错误和擦除。在传统的错误纠正装置中，突发错误在第二编码中纠正。如果该擦除可以在第一编码中被纠正，错误纠正能力将会有巨大改进。
本发明的目的在于提供一种在使用两个错误纠正码的数字处理系统中，通过在两个编码中均纠正错误和擦除来提高错误纠正效力的装置和方法。
依据本发明的一个方面，一种数字处理系统的错误纠正装置包括：解调器，用于将通道数据解调为源数据和在解调出错时产生出错标志；同步检测器，用于接收产生自该解调器的出错标志和解调数据，并检测同步信号以按可纠正错误的编码单元区分数据；第一解码器，用于根据同步信号按行单元解码解调数据和错误标志以纠正错误和擦除；和第二解码器，用于根据同步信号按列单元解码解调数据和出错标志以纠正错误和擦除。
本发明将结合附图更详细说明，附图中：
图1是解释数字记录/再生系统的信号处理流程的方块图；
图2是解释图1中传统错误纠正装置的方块图；
图3是解释示于图2的解调器的方块图；
图4是用于图1的该数字记录/再生系统的块编码结构的图；
图5是解释依据本发明的一错误纠正装置的方块图；以及
图6是解释示于图5的解调器的方块图。
图5解释一依据本发明的数字处理系统的错误纠正装置。示于图5的该错误纠正装置可用于图1的数字处理系统中，并且位于通道A和通道B的路径上。
参见图5，解调器511将从对应通道的锁相环产生的串行数据变为并行数据并且解调被调制的数据成原始数据。解调器511也鉴别当再生时在产生的数据中是否有错误产生。并在有错误时产生出错标记。从而，解调器511产生8位解调数据和出错标记。解调器511如图6所示构成。这里假设记录于记录介质之上数据的调制码是8至16+调制码，用于将8位数据变换成16位数据。参见图6，串/并变换器611接收由串行时钟S_CLK再生的串行数据并且由并行时钟P_CLK将接收数据变为8位并行数据。存储器控制器612接收来自串行/并行转换器611的利用并行时钟P_CLK产生的8位并行数据，来重排8位并行数据成16位并行数据，并产生与16位并行数据同步的存储器读允可信号。ROM613包含有一解调数据表，并接收来自存储器控制器612的作为地址的16位数据。在这种情况下，因为在216编码字中使用了28编码字，所以28纠正变换数据存放在ROM613的解调数据表中，并且“00”或“FF”被存放在解调数据表的其余区域。从而，该ROM613接收产生自存储器控制器612的作为地址16位数据，且当来自存储器控制器612的存储器读允许信号产生时，该ROM613被激活，从而可读出存贮于相应地址上的数据。锁存器615利用并行时钟P CLK锁存从ROM613产生的解调数据并将锁存的解调数据提供给同步检测器512。另一ROM614包括一解调出错标志表。该解调出错标志表在28编码字区域中存放“0”，在其余区域中存放“1”。如果出错标记为“1”，当前数据指示一错误状态。如果出错标志为“0”，当前数据为一正常状态。该ROM614接收产生于存贮器控制器612的作为地址的16位数据，并且当从存储器控制器612产生存储器读允许信号时产生对应地址的错误标志。锁存器616将来自ROM614的出错标志送至同步检测器512。如果除了在216编码字中实际使用的28编码字之外的数据有一错误，解调器511提供8位的“00”或“FF”给数据总线并同时产生一个1位的错误标志。因而，解调器511解调从该记录介质再生的16位调制数据成8位原来的数据并当错误出现的同时产生对应的数据和出错标志。
同步检测器512检测产生自解调器511的解调数据的同步数据并且与被检测的同步数据一起产生出错标志。C2解码器513通过检查被检测的同步数据和出错标志来纠正错误和擦除，并且产生未纠正错误的对应数据及其出错标志。C1解码器514接收来自C2解码器513的输出并通过纠正错误数据和擦除数据来产生最终的纠正数据。C2解码器513和C1解码器514可使用AHA4310，AHA4510，AHA4810，AHA4010芯片，这些都是由先进硬件结构公司生产的Reed-Solomon ECC协处理器IC。
在操作中，解调器511接收再生的串行数据并将该串行数据转换成并行数据，如图6所示。再生的串行数据是16位的调制数据。串行/并行转换器611将16位调制数据转换成8位并行数据。存储器控制器612将8位并位数据重排为16位并行数据。ROM613有一解调数据表并读取由存储器控制器612指定的位置上所存贮的8位解调数据。ROM614含有一错误标志表并读取由存储器控制器612指定的位置上所存贮的1位出错标志。从而，解调器511解调16位调制数据为8位数据。如一错误发生，解调器511就设置出错标志。用于本发明该优选实施例的通道编码是8至16+编码并且有一由8位数据变为16位通道数据的固定长度。也就是说，在216编码中仅28编码被传输或记录/再生。如果在再生数据中发生错误，一个代码被变成另一个代码，就不能判定是否有错误出现。然而，如果一个代码变成未使用的代码，就能判定出现了错误。因而，存贮出错标志表的ROM614与ROM613联合以执行访问操作。如果未用码被确定，则设置出错标志。
来自解调器511的8位并行数据和一位出错标志被提供给同步检测器512。同步检测器512检测来自被传输或被再生数据流的同步信号并且产生被检测同步信号，用于通过C2解码器513纠正错误和擦除的编码单元来区分数据。同步检测器512将数据和出错标志与被检测到的同步信号一起送给C2解码器513。C2解码器513利用产生于同步检测器512的数据和被检测的同步信号纠正错误和擦除。在示于图4的块编码中，由于在行方向有10个字节附加信息，该C2解码器513可纠正5个错误和10个擦除。也就是说，因为解调器511产生解调数据和出错标志，C2解码器可同时纠正错误和擦除。因为在行方向上附加信息为10字节，C2解码器513可纠正最多10个擦除。如果有不能由C2解码器513纠正的错误，C2解码器513提供相应数据和出错标志给C1解码器514。C1解码器514最终纠正该错误。在示于图4的块编码中，因为有16字节附加信息位于列方向上，C1解码器514可纠正16个擦除。
从而，在该具有两个用于完成错误纠正功能之解码器的数字处理系统中，因为各解码器都可纠正错误和擦除，错误纠正功能被增强了。当纠正如图4所示的块编码的擦除时，C2解码器513可纠正C2＝10×208＝2080字节的擦除，而C1解码器514可纠正C1＝16×172＝2752字节的擦除。
尽管给出并描述了具有两个解码器的数字处理系统，上面的原则可用于具有3个或更多解码器的系统。
如前面注意到的，含有两个解码器的数字处理系统可增加可在C2编码中纠正的错误数量。在这种情形下，在算术上有加倍的错误纠正效果，但是因为很多错误在C2编码中被纠正，在C1编码中纠正错误的负担能相对被减轻。从而，大大减少了不能被纠正的错误产生概率。

Claims (4)

1.一种数字处理系统的错误纠正装置，包括：
解调器，用于将通道数据解调成源数据并且在解调出现错误时产生出错标志；
同步检测器，用于接收从所述解调器产生的所述出错标志和解调数据并且检测一同步信号，以按可纠正错误的编码单元区分数据；
第一解码器，用于由所述同步信号以行的单元解码所述解调数据和所述出错标志以纠正错误和擦除(erasure)；以及
第二解码器，用于由所述同步信号以列的单元解码所述解调数据和所述出错标志以纠正错误和擦除。
2.如权利要求1所述的数字处理系统的错误纠正装置，其中所述解调器含有一具有用于存放所述解调数据的解调数据表的第一存储器和一个用于存放所述出错标志的出错标志表的第二存储器，并且所述解调器通过接收作为所述第一存储器和第二存储器地址的8至16调制数据而产生所述解调数据和出错标志。
3.一种数字处理系统的错误纠正方法，包括步骤：
将通道数据解调成源数据并且当解调出现错误时产生出错标志；
接收所述出错标志和解调数据并检测一同步信号以便按可纠正错误的编码单元区分数据；
利用所述同步信号按行的单元解码所述解调数据和出错标志以纠正错误和擦除；和
利用所述同步信号按列的单元解码所述解调数据和出错标志以纠正错误和擦除。
4.如权利要求3所述的数字处理系统的错误纠正方法，其中所述解调步骤包括步骤：
重排按8位至16位数据单元接收的8至16调制数据；
用所述重排的16位数据作为用于存放所述解调数据的解调数据表的第一存储器的地址以产生所述解调数据；并且
用所述重排的16位数据作为用于存放所述出错标志的出错标志表的第二存储器的地址以产生所述出错标志。
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