CN100403519C - 具有二极管存储胞光罩式只读存储器的制作方法 - Google Patents
具有二极管存储胞光罩式只读存储器的制作方法 Download PDFInfo
- Publication number
- CN100403519C CN100403519C CNB031530443A CN03153044A CN100403519C CN 100403519 C CN100403519 C CN 100403519C CN B031530443 A CNB031530443 A CN B031530443A CN 03153044 A CN03153044 A CN 03153044A CN 100403519 C CN100403519 C CN 100403519C
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- memory
- memory cell
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种具有二极管存储胞光罩式只读存储器的制作方法。一具有第一导电性的掺杂导电层是形成于位元线上。一具有光罩式只读存储器编码图案的光阻层形成于掺杂导电层上方的一介电层上,以供作一蚀刻罩幕,藉以形成多个开口于此介电层中掺杂导电层曝露的部份区域上方。执行一离子植入步骤,以形成具有电性与第一导电性相反的第二导电性的一扩散区于掺杂导电层的每一曝露的部分区域中。藉此,曝露的部分掺杂导电层与形成于其中的扩散层构成一二极管单元(diodecell),以供做一存储胞。一接触插塞形成于每一开口中,并抵靠一二极管单元。一导电层形成于接触插塞上方,以供形成字元线。
Description
(1)技术领域
本发明有关一种光罩式只读存储器(mask read-only-memory,mask ROM)制造方法;特别是有关于一种具有二极管存储胞的光罩式只读存储器制造方法。
(2)背景技术
光罩式只读存储器通常使用通道晶体管作为其存储胞。藉由选择性植入离子于通道晶体管的通道区域,以写入数据于光罩式只读存储器中。藉植入离子于特定晶体管的通道区域,改变晶体管的启始电压,进而决定存储胞的″打开″或″关闭″状态。一光罩式只读存储胞形成方法是藉沉积多晶硅字元线于位元线上,之后,存储胞通道(memory cell channel)形成于两相邻位元线间的字元线下方区域。每一光罩式只读存储胞的″1″或″0″状态是决定于是否有离子植入通道区域。藉离子植入步骤将数据写入光罩式只读存储胞的好处是可事先做好光罩式只读存储器元件的半成品。一旦所需要的数据写入编码图案(program codes)决定之后,可制作其离子遮罩,以进行最后的离子植入步骤,进而缩短交货日期。然而,此种习知方法需要一个以上的光罩,以完成离子植入步骤。另外,此离子植入步骤对于光罩式只读存储器产品的可靠度有非常重要的影响。
图1A是一传统的光罩式只读存储器元件的顶视示意图。参照图1B,一栅氧化层102是形成于一P型基底100上。栅极104形成于P型基底100上方,以供做字元线。使用栅极104作为遮罩,执行一离子植入步骤,以形成N型源极/漏极作为位元线。位元线是垂直于字元线。通道区域形成于字元线下方。每一个存储胞的状态由通道区域决定,其中关闭通道区域的方法是植入P型离子于特定通道区域107,以形成编码区110,如图1C所示。
图1B及图1C是光罩式只读存储器的传统制造方法。参照图1B,提供一P型基底100。多个绝缘区101是形成于P型基底100中。一栅氧化层102及栅极104是依次形成于P型基底100上。使用P型离子作为掺质,执行一离子植入步骤,以形成多个源极/漏极106于P型基底100中。通道区域107是形成于两相邻源极/漏极106之间。
参照图1C,一光阻层108是形成于P型基底100上,以曝露出欲形成离子植入区的部份P型基底100。使用P-31作为掺质,执行一离子植入步骤,其植入能量约160仟电子伏特(Kev),植入剂量约1x1014离子/每平方公分。离子植入步骤完成之后,在温度约850℃下,进行回火,以完成编码区(code ion implant regions)110的制作。
传统的光罩式只读存储器元件使用一通道晶体管作为一存储胞,其植入离子于通道晶体管中,以决定其二值化数据状态为″0″或″1″。然而,当光罩式只读存储器元件尺寸缩小时,编码图案解析度(code pattern resolution)的问题会更形突显出来,即不容易定义出准确的编码区位置。
据此,亟待提供一种改进的光罩式只读存储器制作方法,当元件尺寸逐渐缩小的情况下,其可克服传统制造方法所面临的缺失。
(3)发明内容
本发明的主要目的是提供一种具有二极管存储胞光罩式只读存储器的制作方法,其是形成由一接触插塞/一PN二极管单元组成的构造取代一通道晶体管(channel transistor),以供做一存储胞。此接触插塞/PN二极管单元构造的制程简单,并且即使在元件尺寸缩小的情况下,其仍可准确定义光罩式只读存储器元件的编码位置(code area)。
本发明的另一目的是提供一种具有二极管存储胞光罩式只读存储器的制作方法,其是形成由一接触插塞/一PN二极管单元组成的构造取代一通道晶体管(channel transistor),以供做一存储胞。由于PN二极管所占据的基底面积小于通道晶体管占据的基底面积,因此本发明方法可提供高密度的光罩式只读存储器元件。
本发明的又一目的是提供一种具有二极管存储胞光罩式只读存储器的制作方法,其是以一简单制程形成一接触插塞/PN二极管单元构造取代一通道晶体管,以供做一存储胞,故可降低制造费用。
根据以上所述的目的,本发明提供一种一种具有二极管存储胞光罩式只读存储器的制作方法,其包括:提供一半导体基底;于该半导体基底形成一具有第一导电性的埋置扩散层;于该埋置扩散层上形成一第一介电层,用以作为化学机械研磨终止层;移除部分的该第一介电层及该埋置扩散层,以形成多个隔离区,以使该埋置扩散层形成多条位元线;于该第一介电层及多个隔离区上形成一第二介电层,填满该多个隔离区;化学机械研磨该第二介电层,直到该第一介电层;移除该第一介电层;形成一第三介电层于该埋置扩散层及隔离区上方;于该第三介电层中形成多个开口,使每一开口曝露出部分该埋置扩散层;于该开口中形成一具有第二导电性的扩散区,该第二导电性的电性与该第一导电性的电性相反;于每一该开口中形成一接触插塞;及于该介电层及该接触插塞上形成一导电层,以供形成字元线。
据上述制程步骤,可获得由一接触插塞/二极管单元(diode cell)组成的构造,其是用以取代一通道晶体管,以供做光罩式只读存储器的存储胞。此二极管单元所占据的基底面积小于通道晶体管占据的基底面积。因此,本发明方法可获得高密度的光罩式只读存储器元件。另外,接触插塞/二极管单元(diode cell)构造的制程简单,即使在元件尺寸缩小情况下,仍可准确定义光罩式只读存储器元件的编码位置(code area)。本发明方法的制造费用亦可降低。
(4)附图说明
图1A是一传统的光罩式只读存储器的顶视示意图;
图1B至图1C是一传统光罩式只读存储器制造方法的各种步骤截面示意图,其包括一编码步骤;及
图2A至图2E是根据本发明一较佳具有体实施例的各种步骤的截面示意图。
(5)具有体实施方式
本发明提供一种具有二极管存储胞光罩式只读存储器的制作方法,其是形成由一接触插塞/一PN二极管单元组成的构造取代一通道晶体管,以供做一存储胞。此接触插塞/PN二极管单元构造的制程简单,即使在元件尺寸缩小的情况下,其仍可准确定义光罩式只读存储器元件的编码位置(code area)。本发明方法的制造费用亦可降低。另外,PN二极管占据的基底面积小于通道晶体管占据的基底面积,故藉本发明方法,可获得高密度的光罩式只读存储器元件。
本发明的具有二极管存储胞光罩式只读存储器的制作方法将根据本发明一较佳具有体实施例,配合附图予以详细说明。
图2A至图2E是根据本发明一较佳实施例的各种步骤截面示意图。参照图2A,提供一半导体基底200。此半导体基底200可以是硅底材、锗底材、砷化锗底材或类似材质。执行一离子植入步骤201以形成具有一第一导电性的一埋置扩散层(buried diffusion layer)202于半导体基底200顶部,以供形成位元线,如图2B所示。第一导电性可以是N型或P型导电性之一。在此一较佳实施例中,埋置扩散层202为一N+埋置扩散层。参照图2B,接着,形成一具有第一导电性的掺杂导电层(doped conductive layer)203于埋置扩散层202上方。掺杂导电层203较佳为一N-掺杂多晶硅层,其可使用SiH4及PH3作为反应气体,在温度约600~650℃及压力约0.3~0.6托下,以临场掺杂低压化学气相沉积法(in-situ doped low pressure chemical vapor deposition)形成。此N-掺杂多晶硅层亦可在温度约900℃下,藉高温扩散方法将掺质,例如砷或POCl3,趋入埋置扩散层202上方的多晶硅层内而形成。此外,此N-掺杂多晶硅层可使用磷、砷、PH3及AsH3作为离子源,以离子植入步骤将掺质植入埋置扩散层202上方的多晶硅层内而形成。一氮化硅层204是形成于掺杂导电层203上,以供作一化学机械研磨终止层。氮化硅层204可使用SiH2Cl2及NH3作为反应气体,在温度约700~800℃下,以低压化学气相沉积法形成。
参照图2C,以传统的微影及蚀刻制程,形成多个渠沟区于半导体基底200中。然后,一二氧化硅层沉积于氮化硅层204上方,以填满此些渠沟区。此二氧化硅层可使用四乙基邻硅酸盐(tetra-ethyl-ortho-silicate,TEOS)作为反应气体,在温度约650~850℃及压力约0.1~5托下,以低压化学气相沉积方法形成。此二氧化硅层亦可使用SiH4作为反应气体,在温度约300~400℃及压力约1~10托下,以等离子体化学气相沉积方法形成。接着,以化学机械研磨方法平坦化此二氧化硅层直至氮化硅层204,以形成多个浅渠沟隔离区205于半导体基底200中,同时使埋置扩散层202形成多条位元线。然后,使用热磷酸水溶液作为蚀刻溶液,以湿蚀刻方式移除氮化硅层204。
参照图2D,一介电层206是形成于浅渠沟隔离区205上方。介电层206可以是以传统化学气相沉积方法形成的一二氧化硅层,或者是一硼磷硅玻璃(borophosphosilicate glass),是使用四乙基邻硅酸盐(tetra-ethyl-ortho-silicate,TEOS)、O3、三乙基硼酸盐(tri-ethyl-borate,TEB)及三甲基磷酸盐(tri-methyl-phosphate,TMPO)作为反应气体,在温度约400~500℃及压力约10托下,以等离子体化学气相沉积法形成。介电层206亦可以是一磷硅玻璃(phosphosilicate glass),是使用SiH4、N2O及PH3作为反应气体,以等离子体化学气相沉积法形成。此外,介电层206可以是一氮化硅层,使用SiH2Cl2及NH3作为反应气体,在温度约700~800℃下,以低压化学气相沉积法形成,或者是一氮氧化硅层,是使用SiH4、N2O及N2作为反应气体,以等离子体化学气相沉积法形成。接下来,一光阻层(未示出)形成于介电层206上,及具有一光罩式只读存储器编码图案(mask ROM code pattern)的光罩(未示出)放置于光阻层上方,以便将光罩式只读存储器编码图案转移至光阻层上。接着,使用此光阻层作为一蚀刻罩幕,进行一非等向性蚀刻制程,以形成多个开口207于介电层206中,并且每一开口207是抵靠掺杂导电层203的一曝露的部份区域。移除光阻层。接着,执行一离子植入步骤,以形成具有电性相反于第一导电性的一第二导电性的一扩散区208于掺杂导电层203的每一曝露的部份区域中,其中每一扩散区208是相应本发明光罩式只读存储胞的一编码区(code area)。在此较佳具体实施例中,扩散区208是为一P+扩散区,是使用硼或BF2 +作为离子源,以离子植入方式形成。藉此,每一P+扩散区及一曝露的部份N-掺杂导电层203/一部份的N+埋置扩散层202构成一PN二极管单元(PN diode cell),其可取代传统光罩式只读存储器的一通道晶体管,以供做一存储胞。截至目前为止,即完成本发明光罩式只读存储器的编码步骤(coding process)。
参照图2E,形成一接触插塞209于每一开口207中,并抵靠于掺杂导电层203的一曝露的部份区域上,以构成一接触插塞209/一PN二极管单元组合构造。此一接触插塞209/PN二极管单元组合构造是取代一通道晶体管,以供作一存储胞。接触插塞209可包含钨,可使用WF6及SiH4作为反应气体,在温度约300~550℃及压力约1~100托下,以低压化学气相沉积法形成。然后,形成一导电层210于介电层206及接触插塞209上方,以供形成字元线。导电层210较佳为一多晶硅层,可使用SiH4作为反应气体,在温度约600~650℃下,以低压化学气相沉积方法形成。
本发明的另一较佳具体实施例中,是省略N-掺杂导电层203,而直接形成一P+扩散区于一曝露的部份N+埋置扩散层202中,以构成一PN二极管单元。
以上所述仅为本发明的较佳实施例,并非以限定本发明的申请专利范围;凡其它未脱离本发明所揭示的精神下所完成的等效改变或等效替换,均应包含在下述的权利要求所限定的范围内。
Claims (7)
1.一种具有二极管存储胞光罩式只读存储器的制作方法,其包括:
提供一半导体基底;
于该半导体基底形成一具有第一导电性的埋置扩散层;
于该埋置扩散层上形成一第一介电层,用以作为化学机械研磨终止层;
移除部分的该第一介电层及该埋置扩散层,以形成多个隔离区,以使该埋置扩散层形成多条位元线;
于该第一介电层及多个隔离区上形成一第二介电层,填满该多个隔离区;
化学机械研磨该第二介电层,直到该第一介电层;
移除该第一介电层;
形成一第三介电层于该埋置扩散层及隔离区上方;
于该第三介电层中形成多个开口,使每一开口曝露出部分该埋置扩散层;于该开口中形成一具有第二导电性的扩散区,该第二导电性的电性与该第一导电性的电性相反;
于每一该开口中形成一接触插塞;及
于该介电层及该接触插塞上形成一导电层,以供形成字元线。
2.如权利要求1所述的具有二极管存储胞光罩式只读存储器的制作方法,其特征在于,该半导体基底是选自硅底材、锗底材及砷化锗底材之一。
3.如权利要求1所述的具有二极管存储胞光罩式只读存储器的制作方法,其特征在于,该第一导电性为N型导电性及P型导电性之一。
4.如权利要求1所述的具有二极管存储胞光罩式只读存储器的制作方法,其特征在于,该接触插塞包含钨,是使用WF6及SiH4作为反应气体,在温度300~550℃及压力1~100托下,以低压化学气相沉积法形成。
5.如权利要求1所述的具有二极管存储胞光罩式只读存储器的制作方法,其特征在于,该导电层包含多晶硅,是使用SiH4作为反应气体,在温度600~650℃及压力0.3~0.6托下,以低压化学气相沉积法形成。
6.如权利要求1所述的具有二极管存储胞光罩式只读存储器的制作方法,其特征在于,还包含于该埋置扩散层及该第一介电层之间形成具有该第一导电性的一掺杂导电层,该掺杂导电层的掺质浓度是低于该埋置扩散层的掺质浓度。
7.如权利要求1所述的具有二极管存储胞光罩式只读存储器的制作方法,其特征在于,所述的第一介电层包含氮化硅,用以作为化学机械研磨终止层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB031530443A CN100403519C (zh) | 2003-08-07 | 2003-08-07 | 具有二极管存储胞光罩式只读存储器的制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB031530443A CN100403519C (zh) | 2003-08-07 | 2003-08-07 | 具有二极管存储胞光罩式只读存储器的制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1581466A CN1581466A (zh) | 2005-02-16 |
CN100403519C true CN100403519C (zh) | 2008-07-16 |
Family
ID=34579908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB031530443A Expired - Fee Related CN100403519C (zh) | 2003-08-07 | 2003-08-07 | 具有二极管存储胞光罩式只读存储器的制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN100403519C (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7932506B2 (en) * | 2008-07-22 | 2011-04-26 | Macronix International Co., Ltd. | Fully self-aligned pore-type memory cell having diode access device |
CN105989883B (zh) * | 2015-02-26 | 2019-08-06 | 群联电子股份有限公司 | 存储器编程方法、存储器存储装置与存储器控制电路单元 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5967666A (ja) * | 1982-10-09 | 1984-04-17 | Mitsubishi Electric Corp | Rom |
US4727409A (en) * | 1982-04-12 | 1988-02-23 | Signetics Corporation | Programmable read-only memory formed with opposing PN diodes |
JPS6360558A (ja) * | 1986-08-30 | 1988-03-16 | Ricoh Co Ltd | 読出し専用メモリ |
US5311039A (en) * | 1990-04-24 | 1994-05-10 | Seiko Epson Corporation | PROM and ROM memory cells |
US5441907A (en) * | 1994-06-27 | 1995-08-15 | Taiwan Semiconductor Manufacturing Company | Process for manufacturing a plug-diode mask ROM |
US5843824A (en) * | 1997-02-17 | 1998-12-01 | United Microelectronics Corp. | Diode-based semiconductor read-only memory device and method of fabricating the same |
US5891778A (en) * | 1997-02-03 | 1999-04-06 | United Microelectronics Corp. | Method of fabricating a semiconductor read-only memory device based on a silicon-on-insulation structure |
US20030143790A1 (en) * | 2002-01-28 | 2003-07-31 | Ching-Yuan Wu | Methods of fabricating a stack-gate flash memory array |
-
2003
- 2003-08-07 CN CNB031530443A patent/CN100403519C/zh not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4727409A (en) * | 1982-04-12 | 1988-02-23 | Signetics Corporation | Programmable read-only memory formed with opposing PN diodes |
JPS5967666A (ja) * | 1982-10-09 | 1984-04-17 | Mitsubishi Electric Corp | Rom |
JPS6360558A (ja) * | 1986-08-30 | 1988-03-16 | Ricoh Co Ltd | 読出し専用メモリ |
US5311039A (en) * | 1990-04-24 | 1994-05-10 | Seiko Epson Corporation | PROM and ROM memory cells |
US5441907A (en) * | 1994-06-27 | 1995-08-15 | Taiwan Semiconductor Manufacturing Company | Process for manufacturing a plug-diode mask ROM |
US5891778A (en) * | 1997-02-03 | 1999-04-06 | United Microelectronics Corp. | Method of fabricating a semiconductor read-only memory device based on a silicon-on-insulation structure |
US5843824A (en) * | 1997-02-17 | 1998-12-01 | United Microelectronics Corp. | Diode-based semiconductor read-only memory device and method of fabricating the same |
US20030143790A1 (en) * | 2002-01-28 | 2003-07-31 | Ching-Yuan Wu | Methods of fabricating a stack-gate flash memory array |
Also Published As
Publication number | Publication date |
---|---|
CN1581466A (zh) | 2005-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100493061B1 (ko) | 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치 | |
CN100403521C (zh) | 用于制造半导体装置的方法 | |
US7736967B2 (en) | Method and structure of an one time programmable memory device in an embedded EEPROM | |
CN100424890C (zh) | 半导体器件 | |
CN100416819C (zh) | 使用固相外延的半导体器件及其制造方法 | |
TW457643B (en) | Manufacturing method of semiconductor memory unit transistor | |
CN101312211A (zh) | 半导体器件及其制造方法 | |
KR19990087894A (ko) | 반도체도핑방법 | |
CN100547787C (zh) | 半导体器件及其制造方法 | |
US5091326A (en) | EPROM element employing self-aligning process | |
CN100585802C (zh) | 形成半导体器件的金属前介电质层的方法和半导体衬底 | |
CN100403519C (zh) | 具有二极管存储胞光罩式只读存储器的制作方法 | |
CN101740626A (zh) | Ldmos晶体管及其制造方法 | |
US6821841B1 (en) | Method for fabricating a mask read-only-memory with diode cells | |
KR19980084469A (ko) | 마스크 롬 및 그의 제조방법 | |
CN107924921A (zh) | 基于金属栅极工艺的低成本闪速存储器制造流程 | |
CN101330057B (zh) | 具有嵌入式eeprom的电可编程器件及其制作方法 | |
CN102222609B (zh) | 半导体元件杂质浓度分布控制方法与相关半导体元件 | |
KR100530420B1 (ko) | 플래시 메모리 소자의 제조방법 | |
TW469564B (en) | Semiconductor memory and manufacturing method of the same | |
US6165850A (en) | Method of manufacturing mask read-only-memory | |
CN111430349B (zh) | 一种半导体结构及其制造方法 | |
CN1553497A (zh) | 虚接地阵列的混合信号嵌入式屏蔽只读存储器及其制造方法 | |
KR100521444B1 (ko) | 임베디드 비휘발성 메모리 및 그 제조방법 | |
TW587312B (en) | Manufacturing method for self-aligned multi-level virtually grounded mask ROM |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080716 Termination date: 20190807 |
|
CF01 | Termination of patent right due to non-payment of annual fee |