CN100378908C - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN100378908C
CN100378908C CNB2005100746959A CN200510074695A CN100378908C CN 100378908 C CN100378908 C CN 100378908C CN B2005100746959 A CNB2005100746959 A CN B2005100746959A CN 200510074695 A CN200510074695 A CN 200510074695A CN 100378908 C CN100378908 C CN 100378908C
Authority
CN
China
Prior art keywords
insulating barrier
capacitor
memory block
semiconductor device
contact plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100746959A
Other languages
English (en)
Other versions
CN1705080A (zh
Inventor
北村卓也
佐甲隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1705080A publication Critical patent/CN1705080A/zh
Application granted granted Critical
Publication of CN100378908C publication Critical patent/CN100378908C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件，包括电容器元件的存储区、包括逻辑电路的逻辑区、以及位于存储区和逻辑区之间的边界区被提供在硅衬底上。存储区包括多个存储晶体管和存储晶体管连接插头。边界区包括位于和存储晶体管连接插头及逻辑晶体管连接插头相同的层中的伪接触插头。伪接触插头的顶面被第二绝缘层覆盖。电容器层和上电极的端部位置比伪接触插头更靠近存储区的内区。

Description

半导体器件
本申请基于日本专利申请No.2004-162337，其内容在此被引入作为参考。
技术领域
本发明涉及一种包括被嵌入在半导体衬底上的存储区和逻辑区的半导体器件。
背景技术
关于包括存储元件的半导体器件，在形成存储单元的重复图形时发生的图形崩坍(pattern collapse)一直是要克服的严重问题之一。
因此，JP-A No.2001-68636提出了一种用于防止图形崩坍的技术。该文献公开了一种技术：把具有和存储单元相同的形状、但没有存储功能的一个或多个伪单元布置在半导体器件的存储单元阵列的末尾，以便抑制工作存储单元的图形崩坍，由此减小产量损失。
此外，JP-A No.2003-100910公开了一种在包括由动态随机存储器(DRAM)存储单元组成的存储区及逻辑区的半导体器件中提供伪单元插头的技术，虽然该技术用于不同用途。在其中公开的结构中，存储区包括有效存储单元区以及被提供在有效存储单元区外围的周围的伪单元区。伪单元区拥有引自DRAM存储单元的上电极的上电极延伸部分，并且伪单元插头位于上电极延伸部分下面。
发明内容
然而，一旦研究上面嵌有包括存储单元重复图形的存储区及逻辑区的半导体器件，本发明人就已认识到，即使当采用上述提供伪单元的技术时，也会招致只有这种嵌入式器件才有的、并且不同于存储单元的图形崩坍。
另外，本发明人已构成了一种基于专利文献2的嵌入式器件，在该嵌入式器件上、圆柱形电容器元件的上电极在伪单元插头上方延伸。结果，发现这种半导体也招致只有嵌入式器件才有的图形崩坍。将参考图12描述这种图形崩坍。
图12是显示流行的嵌入式器件的结构的横断面示意图。参考图12，半导体器件200包括在硅衬底201的芯片形成面上组合的存储区202和逻辑区204、以及位于存储区202和逻辑区204之间的边界区206。
在半导体器件200中，第一绝缘层215、第二绝缘层229和第三绝缘层237依次在硅衬底201上成层。
在硅衬底201上的存储区202中，提供了多个存储用晶体管211。存储晶体管211包括扩散层205、栅氧化膜207和栅电极209，并且沿扩散层205的外围提供被埋入硅衬底201中的隔离区203。
存储晶体管211被第一绝缘层215覆盖。第一绝缘层215包括多个存储晶体管连接插头217。存储晶体管连接插头217连接到存储晶体管211中的扩散层205。
第二绝缘层229包括和存储晶体管连接插头217相通的通孔。通孔的侧壁和存储晶体管连接插头217的顶面被下电极231覆盖。下电极231的底面和存储晶体管连接插头217接触。电容器层233被形成为和下电极231的顶面接触。另外，上电极235被形成为和电容器层233的顶面接触，以便填充通孔。
电容器元件230包括下电极231、电容器层233和上电极235。上电极235被多个电容器元件230共享。上电极235的顶面被第三绝缘层237覆盖。
在边界区206中，第一绝缘层215包括具有和存储晶体管连接插头217相同的形状的伪接触插头208。根据图12，一些存储晶体管211突出到边界区206中，并且伪接触插头208连接到存储晶体管211的扩散层。
伪接触插头208是没有连接到电容器元件230和位线(未显示)的隔离插头。电容器层233和上电极235被提供在存储区202和边界区206中伪接触插头208之上的区的上方。
在逻辑区204中，多个逻辑晶体管213被提供在硅衬底201中。逻辑晶体管213包括扩散层205、栅氧化膜207和栅电极209，并且沿扩散层205的外围提供被埋入硅衬底201中的隔离区203。
逻辑晶体管213被第一绝缘层215覆盖。第一绝缘层215包括多个逻辑晶体管连接插头219。与同存储晶体管连接插头217一样，逻辑晶体管连接插头219连接到逻辑晶体管213中的扩散层205，并终止于第一绝缘层215的顶面。
穿过第二绝缘层229和第三绝缘层237，提供了多个互连插头239。互连插头239终止于第三绝缘层237的顶面，以便连接到要形成在第三绝缘层237上的互连层(未显示)。
作为本发明人对这样构成的半导体器件200的研究的结果，证实了在形成存储区202中最外面位置处的、即与伪接触插头208相邻的存储晶体管连接插头217、而不招致图形崩坍方面，提供伪接触插头208是有效的。另一方面，发现了在互连插头239的形成期间在逻辑区204中靠近边界区206的区中招致了互连插头239的另一图形崩坍。
边界区206附近的逻辑电路的这种缺陷形成减小了有效逻辑电路的形成区，从半导体器件200细微化的观点看，这是不希望的。常规技术对于这种类型的图形崩坍是没有效的，因此必须采取不同措施。
本发明人分析了和在嵌入式半导体器件200(图12)的逻辑区204中靠近边界区206的区中招致的图形崩坍关联的因素。已证明了在第三绝缘层237中造成了与上电极235及电容器层233的膜厚度相对应的高度落差(height gap)，这使存储区202一侧的第三绝缘层237的顶面高许多。落差部分210被形成在包括边界区206和逻辑区204中靠近边界区206的区的区域上方。通过在第三绝缘层237沉积之后执行的诸如化学机械抛光(CMP)的平面化过程，不能使该高度落差(以下称为“整体落差”)变平，因此当在边界区206中形成电路时、该高度落差引起图形崩坍。参考图12所示的半导体器件200，得出以下结论：是因为电容器元件230或其组成部分从存储区202延伸到包括边界区206一部分的区的上方、以致到达伪接触插头208上方的区，才在逻辑区204中靠近边界区206的区中造成了落差部分210。
因此，为了稳定地形成存储晶体管连接插头217和逻辑电路，本发明人建立了一种技术：使电容器元件230或其组成部分位于存储区202中，并把伪接触插头208布置在存储晶体管连接插头217外面的边界区206中、同时成功抑制图形崩坍，由此实现本发明。
根据本发明，提供一种半导体器件，该半导体器件包括：半导体衬底；存储区，其被提供在半导体衬底上，该存储区包括被提供在半导体衬底主面上的第一晶体管、覆盖第一晶体管的第一绝缘层、在第一绝缘层上形成的电容器元件、以及把第一晶体管的扩散层和电容器元件连接起来的多个电容器接触插头(capacitor contact plug)逻辑区，其被提供在半导体衬底上，该逻辑区包括被提供在半导体衬底上、并且被第一绝缘层覆盖的第二晶体管，以及在第一绝缘层上形成的互连层；以及边界区，其位于存储区和逻辑区之间、并被提供在半导体衬底上，该边界区包括顶面被绝缘层覆盖、并位于和电容器接触插头相同的层中的伪接触插头；其中组成电容器元件的导电层和电容器层终止于比伪接触插头更靠近存储区的内区的位置。
在这种构成的半导体器件中，顶面被绝缘层覆盖的伪接触插头被提供在位于存储区和逻辑区之间的边界区中，而没有连接到电容器元件或其它任何导电材料。因此，防止了存储区中形成的多个电容器接触插头中最靠近边界区的最外面电容器接触插头招致图形崩坍。
此外，因为组成电容器元件的导电层和电容器层的端部的位置比伪接触插头更靠近存储区的内区，因此能够抑制在逻辑区中出现整体落差。因此，能够防止逻辑区中的图形崩坍。在嵌入式器件中，因为逻辑区中靠近电容器元件的区是形成细微化互连图形的区，因此落差的存在常常对电路图形的精确形成不利。然而，根据本发明的配置允许稳定且精确地形成这种细微化电路图形。
应该注意，在本发明中术语“边界区”指示在电容边缘和第二晶体管边缘之间的区。图6和13是用于说明根据本发明的半导体器件的配置的平面图。在图6和13中，存储区102和逻辑区104被提供在半导体衬底165上，边界区106位于存储区102和逻辑区104之间。存储区102包括多个电容器接触插头159，每个电容器接触插头159都连接到第一晶体管的扩散层(未显示)，并且在每个电容器接触插头159上都提供电容器元件130。逻辑区104包括多个第二晶体管157。边界区106包括伪接触插头108。
参考图6和13，边界区106表示在电容器元件的边缘部分161和第二晶体管的边缘部分163之间的区。应该注意，电容器元件的边缘部分161指示，存储区102中包括的多个电容器元件130中最靠近逻辑区104的那些电容器元件130的面向逻辑区104的边缘部分。同样，第二晶体管的边缘部分163指示，逻辑区104中包括的多个第二晶体管157中最靠近存储区102的那些第二晶体管157的面向存储区102的边缘部分。
在图6和13中，可以把组成电容器元件130的导电层(未显示)形成为被多个电容器元件130共享。
也应该注意，在此在广义上使用术语“逻辑区”，包括各种电路配置，例如其中提供了如读出放大器电路或地址选择器电路的存储区外围电路的区。
根据本发明的半导体器件可以进一步包括被形成在第一绝缘层上的第二绝缘层，并且电容器元件可以包括覆盖位于电容器接触插头顶部上并穿透第二绝缘层的通孔的内壁、并连接到电容器接触插头顶面的第一导电部件，位于第一导电部件上方某一距离处、以便填充通孔的第二导电部件，以及位于第一导电部件和第二导电部件之间的电容器层；以及其中被多个电容器元件共享的第二导电部件的端部位置比其中提供有伪接触插头的区更靠近存储区的内区。根据本发明，伪接触插头的顶面可以被第二绝缘层覆盖。
当圆柱形电容器元件被提供在如上的存储区中时，在许多情况下，为多个电容器元件共同提供第二导电部件，并且第二导电部件从电容器元件130的区进一步向外延伸，以便连接到上层互连。因此，延伸部分到达靠近逻辑区的区。因而，在常规嵌入式器件中，延伸部分常常造成整体落差，由此引起逻辑电路中的图形崩坍。
相反，根据本发明，第二导电部件的端部位置比其中提供有伪接触插头的区更靠近存储区的内区。即使在其中圆柱形电容器元件被提供在存储区中的嵌入式器件中，这种配置也有效地抑制了逻辑电路中的图形崩坍。因此，根据本发明的设计能实现稳定的质量等级，以及因此实现生产期间的更高产量。
根据本发明的半导体器件可以进一步包括包含多个电容器接触插头和伪接触插头的行，多个电容器接触插头和伪接触插头可以从存储区向边界区、在行中以某一间隔成直线对准；并且在边界区一侧的对准行末端终止于被提供在边界区中的伪接触插头。在被提供在存储区中的电容器接触插头当中，这种配置增强了对沿靠近边界区的外围布置的那些电容接触点(capacitor contact)中的图形崩坍的抑制作用。
在根据本发明的半导体器件中，在边界区一侧的对准行端部终止于被提供在边界区中的多个伪接触插头。这种配置进一步确保了对逻辑电路中的图形崩坍的抑制作用。
在根据本发明的半导体器件中，对准行可以包括在行中以规则间隔布置的多个电容器接触插头和伪接触插头。这种配置进一步确保了被提供在存储区中的多个电容接点中的图形崩坍的抑制作用。
在根据本发明的半导体器件中，电容器元件可以是DRAM单元。在包括嵌入式DRAM单元的半导体器件中，这种配置允许有效地抑制逻辑电路中的图形崩坍，同时也抑制导电插头中的图形崩坍。
在根据本发明的半导体器件中，边界区中位于第一绝缘层顶面和第二绝缘层顶面之间的区可以只由绝缘层组成。这种配置有效地抑制了在逻辑区中形成整体落差。
在根据本发明的半导体器件中，逻辑区可以包括存储区外围电路。这种配置有效地抑制了存储区周围的外围电路中的图形崩坍。
根据如上的本发明，提供了一种包括存储区、逻辑区以及位于存储区和逻辑区之间的边界区的半导体器件，其中边界区包括顶面被绝缘层覆盖、并且被形成在和电容器接触插头相同的层中的伪接触插头；并且组成电容器元件的导电层和电容器层终止于比伪接触插头更靠近存储区的内区的位置。这样构成的半导体器件允许稳定地形成逻辑电路图形、同时有效地抑制电容器元件区中的图形崩坍。
附图说明
由以下连同附图一起考虑的说明，本发明的以上及其它目的、优点和特征将变得更加显而易见，其中：
图1是显示根据第一实施例的半导体器件的结构的横断面示意图；
图2A至2C是顺序地显示图1的半导体器件的制造过程的横断面示意图；
图3A至3C是顺序地显示图1的半导体器件的制造过程的横断面示意图；
图4A至4C是顺序地显示图1的半导体器件的制造过程的横断面示意图；
图5是显示图1的半导体器件的制造过程的横断面示意图；
图6是显示根据本发明的半导体器件上的布局的平面示意图；
图7是显示根据一个实施例的半导体器件上的布局的平面示意图；
图8是沿图7的A-A’线取的横断面示意图；
图9是显示根据另一实施例的半导体器件上的布局的平面示意图；
图10是显示根据第二实施例的半导体器件的结构的横断面示意图；
图11是显示根据第二实施例的半导体器件的结构的横断面示意图；
图12是显示嵌入式半导体器件结构的横断面示意图；
图13是显示根据本发明的半导体器件上的另一种布局的平面示意图；以及
图14是显示根据另一实施例的半导体器件的结构的横断面示意图。
具体实施方式
现在将参考说明性实施例来描述本发明。本领域技术人员将认识到，利用本发明的教导可以实现许多替换实施例、并且本发明不限于为说明性目的而说明的实施例。
以下将参考附图来描述本发明的实施例。在所有附图中，相同的组成部分被给予相同的附图标记，并且在适当时候可以省略对它们的详细说明。
第一实施例
图1所示为根据第一实施例的半导体器件的结构的横断面示意图。参考图1，半导体器件100包括硅衬底101，包括电容器元件130的存储区102、包括逻辑电路的逻辑区104、以及位于存储区102和逻辑区104之间的边界区106被提供在硅衬底101上。第一绝缘层115、第二绝缘层129和第三绝缘层137按此顺序在硅衬底101的芯片形成面上成层。
存储区102包括被提供在硅衬底101的芯片形成面上的多个(例如图1所示的3个)存储晶体管111。存储晶体管111包括扩散层105、栅氧化膜107和栅电极109，并且扩散层105被埋入硅衬底101中的隔离区103包围。
存储晶体管111上覆盖着第一绝缘层115。存储区102也包括被提供在第一绝缘层115上的电容器元件130、以及把存储晶体管111的扩散层105和电容器元件130连接起来的多个导电插头(conductive plug)。
在连接到存储晶体管111之一的扩散层105上的两个存储晶体管连接插头117当中，一个连接插头117连接到上表面的电容器元件130，而另一个连接插头117直接或通过另一个导电插头连接到位线(未显示)。因此，其中提供有存储晶体管连接插头117的区有效地用作存储单元区。虽然在该实施例及随后实施例中不显示存储区102的位线，但是可以如所希望的那样，将位线布置在存储区102中的预定层中。
电容器元件130包括下电极131、电容器层133和上电极135。在被提供在第一绝缘层115上的第二绝缘层129中，提供了和存储晶体管连接插头117相通的通孔。下电极131覆盖穿透第二绝缘层的通孔的内壁，包括与存储晶体管连接插头117的顶面相对应的部分，从而连接到存储晶体管连接插头117的顶面。上电极135位于下电极131上方一定间隔处，以便填充该通孔。电容器层133被提供在下电极131和上电极135之间。
在半导体器件100中，上电极135被多个电容器元件130共享。上电极135被形成在电容器元件130上方的一个连续体中，上电极135端部的位置比其中提供有将在后面描述的伪接触插头(dummy contact plug)108的区更靠近存储区102的内区。上电极135的顶面被第三绝缘层137覆盖。
边界区106包括伪接触插头108，伪接触插头108具有和存储晶体管连接插头117以及将在后面描述的逻辑晶体管连接插头119相同的形状，并位于和这些插头相同的层中。伪接触插头108位于被提供在存储区102中的存储晶体管连接插头117的外侧位置，而没有连接到诸如电容器元件130或位线(未显示)的任何部件，因为伪接触插头108的顶面被第二绝缘层129覆盖。
电容器层133和上电极135的端部比其中提供有伪接触插头108的区更靠近存储区102的内区。更具体地说，根据图1，电容器层133和上电极135终止于存储区102的边缘部分。因此，电容器元件130的组成部分中没有一个前进到边界区106中，因此电容器元件130的组成部分没有延伸到伪接触插头108正上方的区。此外，第一绝缘层115的顶面和上面的第二绝缘层129之间的区没有诸如位线的相互连接，并且仅由绝缘层组成。
在逻辑区104中，多个(例如图1所示的2个)逻辑晶体管113被提供在硅衬底101上。逻辑晶体管113包括扩散层105、栅氧化膜107和栅电极109，并且扩散层105被埋入硅衬底101中的隔离区103包围。
逻辑晶体管113上覆盖着第一绝缘层115。第一绝缘层115包括多个逻辑晶体管连接插头119。逻辑晶体管连接插头119连接到逻辑晶体管113中的扩散层105。
提供了多个互连插头139穿过第二绝缘层129和第三绝缘层137。互连插头139终止于第三绝缘层137的顶面，从而连接到要形成在第三绝缘层137上的互连层(未显示)。
应该注意，虽然该实施例及随后实施例仅仅参考半导体器件100上直到第三绝缘层137的结构，但是可以将包括第一互连的第一互连层形成在第三绝缘层137上的逻辑区中，并且进一步可以将多层互连结构形成在第一互连层上。
此外，根据该实施例及随后实施例，边界区106指示在最靠近逻辑区104的那些电容器元件130的面向逻辑区104的边缘和最靠近存储区102的那些逻辑晶体管113的面向存储区102的边缘之间的区，如已经参考图6和13声明的。最靠近存储区102的逻辑晶体管113的边缘落在扩散层105和与逻辑晶体管113关联的更靠近存储区102的隔离区103之间的边界部分上。另外，图1中的逻辑晶体管113对应于图6和13中的第二晶体管157。
进一步，根据该实施例及随后实施例，电容器层133及上电极135的面向逻辑区104的边缘与电容器元件130的边缘部分地对应。
现在，将描述一种制造图1所示的半导体器件100的方法。图2A至2C、图3A至3C、图4A至4C以及图5是顺序地显示半导体器件100的制造过程的横断面示意图。
首先参考图2A，将隔离区103、存储晶体管111和逻辑晶体管113形成在硅衬底101上。然后，将蚀刻阻止层(未显示)和第一绝缘层115顺序地形成在整个硅衬底101上，从而覆盖存储晶体管111和逻辑晶体管113(图2B)。作为蚀刻阻止层，例如可以通过等离子体化学气相沉积(CVD)过程来沉积SiN膜。作为第一绝缘层115，例如可以通过等离子体CVD过程使SiO2成层。作为选择，为构成第一绝缘层115，例如首先通过涂敷L-Ox(商标)膜、或者利用等离子体CVD沉积SiOC膜，来形成低介电常数绝缘间层，然后可以在低介电常数绝缘间层上形成SiO2膜，从而形成堆叠层。
然后，对第一绝缘层115执行干蚀刻，以便选择性地同时除去存储区102中用于存储晶体管连接插头117的区、边界区106中用于伪接触插头108的区、以及逻辑区104中用于逻辑晶体管连接插头119的区。接着执行又一干蚀刻，对蚀刻阻止层(未显示)进行深蚀刻，以便使扩散层105暴露，从而形成连接孔。
此后，通过溅射过程来沉积要用作阻挡金属层的TiN层(未显示)，并通过金属有机CVD过程在阻挡金属层上沉积W(钨)膜(未显示)，以便填充连接孔。然后通过化学机械抛光(CMP)来除去位于第一绝缘层115上的阻挡金属层和W膜的一部分，以便形成存储晶体管连接插头117、伪接触插头108和逻辑晶体管连接插头119(图2C)。
前进到图3A，在第一绝缘层115上沉积第二绝缘层129。执行选择性蚀刻，以除去存储区102中用于电容器元件130的区、以及形成电容器元件连接孔151以便连接到存储晶体管连接插头117的顶面(图3B)。将阻挡金属层和要用作下电极131的金属层形成在整个第二绝缘层129上方，包括电容器元件连接孔151的内部。然后，将抗蚀图形(resist pattern)放在第二绝缘层129上，以便覆盖电容器元件连接孔151的顶面、并留下剩余区作为开口，并且例如通过干蚀刻来除去用于形成电容器元件130的区中以外的金属层。在此阶段，已形成了覆盖在第二绝缘层129中形成的电容器元件连接孔151的侧壁和存储晶体管连接插头117的顶面的下电极131，并且下电极131填充了电容器元件连接孔151的一部分(图3C)。
现在参考图4A，将电容器层133沉积在整个第二绝缘层129上方。电容器层133覆盖下电极131的暴露面，并填充电容器元件连接孔151的一部分。例如，电容器层133可以由SiN组成。作为选择，可以采用诸如HfO2或ZrO2的高介电常数(high-k)膜。可以通过CVD过程或原子层沉积(ALD)过程来沉积电容器层133。可以根据电容器元件130的容量来适当地设置电容器层133的厚度，并且优选的范围是10nm到100nm。
通过与形成存储晶体管连接插头117类似的方法，将阻挡金属层和诸如Cu层的金属层顺序地形成在电容器元件连接孔151中，以便使电容器元件连接孔151充满金属层。进一步，例如通过蚀刻，来除去延伸到边界区106和可能在金属层延伸部分下面的电容器层133中的金属层一部分。在此阶段，已形成了上电极135(图4B)。上电极135被形成在一个连续体中，以便填充电容器元件连接孔151并覆盖多个电容器元件130。这就是电容器元件130的形成过程。
参考图4C，将第三绝缘层137形成在第二绝缘层129上、以便覆盖上电极135，接着执行CMP过程以便平面化。在此阶段，因为电容器元件130的顶面和第二绝缘层129的顶面之间的水平差，所以造成了整体落差110。整体落差110或者出现在存储区102中、或者出现在边界区106中，而在逻辑区104中，第三绝缘层137的顶面被形成在基本上平的面中。
整体落差110的大小由电容器元件130的上电极135顶面与第二绝缘层129顶面之间的水平差确定。例如，当位于除电容器元件130上以外的区中的上电极135的厚度为大约100nm、并且电容器层133的厚度为大约100nm时，整体落差110的高度为大约200nm。应该注意，在图1及其它横断面图中，整体落差110的高度被夸大了，以便更易于视觉理解。
现在参考图5，在逻辑区104中用于形成互连插头139的位置形成通孔153，以便穿透第三绝缘层137和第二绝缘层129，由此到达逻辑晶体管连接插头119的顶面。然后，通过类似于形成逻辑晶体管连接插头119的步骤，来形成互连插头139。也可以通过镶嵌处理(damascene process)来形成互连插头139。这就是怎样获得图1所示的半导体器件110。
在此，可以进一步在第三绝缘层137上形成第一互连层(未显示)，并且可以在第一互连层中形成第一互连(未显示)，以便连接到互连插头139。例如，通过镶嵌处理、用铜形成互连插头139和第一互连。
图1所示的半导体器件100提供以下好处。
半导体器件100包括位于存储区102中的存储晶体管连接插头117和位于边界区106中的伪接触插头108。在边界区106中，位于存储区102中的存储晶体管连接插头117的外围的伪接触插头108没有连接到电容器元件130。把伪接触插头108放在存储区102中的最外面存储晶体管连接插头117的更外面位置，允许防止存储区102中的存储晶体管连接插头117的形成图形的崩坍。因此，半导体器件100的结构允许存储区102的无瑕疵形成。
在半导体器件100中，下电极131、电容器层133及上电极135的端部被布置成比伪接触插头108更靠近存储区102的内区。在伪接触插头108上方，不存在电容器元件130。此外，电容器元件130的组成部分终止于存储区102内，而没有闯入边界区106中。因此，和图12所示的半导体器件200不一样，与上电极135及电容器层133的厚度相对应的整体落差110或者出现在存储区102中、或者出现在边界区106中，而没有出现在逻辑区104中。因此，可以将逻辑区104中的第三绝缘层137的顶面顺序地形成在平面中。这种结构有效地抑制了在形成互连插头139和上层互连的过程中的图形崩坍。
半导体器件100这样抑制了存储区102中的存储晶体管连接插头117的图形崩坍，以及逻辑区104中的互连插头和上层互连的图形崩坍。因此，尽管是一种嵌入式器件，半导体器件100通过无瑕疵制造、提供了更高的产量。
在嵌入式半导体器件中，第二绝缘层129和第三绝缘层137中靠近电容器元件130的边界区106中的电路图形一般非常精细，因此如果绝缘层具有不平表面、则易于招致图形崩坍。然而在半导体器件100中，因为组成电容器元件130的下电极131、电容器层133及上电极135的端部被布置成比伪接触插头108更靠近存储区102的内区，因此由于整体落差110引起的电路图形崩坍在边界区106中受到抑制。因此，能够精确且稳定地制造边界区106中的细微化互连。
此外，当圆柱形电容器元件130被提供在如图1所示的存储区102中时，一般上电极135被多个这种电容器元件130共享。在许多这种情况下，上电极135延伸到电容器元件130的形成区以外，以便连接到上层互连。这种延伸部分常常到达边界区106中靠近逻辑区104的区，由此引起逻辑电路中的图形崩坍。
然而，在半导体器件100中，即使在包括具有圆柱形的电容器元件130的嵌入式器件的情况下，因为上电极135的端部比伪接触插头108更靠近存储区102，因此有效地抑制了逻辑电路中的图形崩坍。
此外，存储区102中的存储晶体管连接插头117、边界区106中的伪接触插头108以及逻辑区104中的逻辑晶体管连接插头119全都被埋入第一绝缘层115中、并具有相同高度。因此，可以在相同步骤一起形成这些插头(图3A)，这简化了制造过程。当存储晶体管连接插头117和逻辑晶体管连接插头119被设计成一般具有相同形状时，这种优点变得更突出。
在该实施例中，可以如下布置存储区102、逻辑区104和边界区106的布局。图7是详细显示在具有存储区102和逻辑区104的半导体器件上、靠近存储区102和边界区106之间的边界的区中的布局的平面示意图。图8是沿图7的A-A’线取的横断面示意图。
如图8所示，相邻两个存储晶体管111共享在图7以及将在后面参考的图9中显示的布局中连接到位线(未显示)的存储晶体管连接插头117。换句话说，多个扩散层105相互平行地排列在硅衬底101的芯片形成面上。
扩散层105的范围包括成直线对准的三个存储晶体管连接插头117。在相邻存储晶体管连接插头117之间，提供了两个栅电极109(字线)。栅电极109(字线)在多个相邻的扩散层105上方延伸。在图7的布局中，多个沿直线延伸的栅电极109(字线)相互平行地排列。
边界区106包括伪接触插头108，伪接触插头被规则地布置在边界区106一侧、并且在存储区102中最外面一行的存储晶体管连接插头117的外面位置。
再次参考图8，电容器层133及上电极135的端部和电容器元件130的边缘对准，因此伪接触插头108上方的区没有电容器层133和上电极135。换句话说，电容器层133和上电极135终止于图8中存储区102和边界区106之间的边界线。因此，可以防止存储区102中的存储晶体管连接插头117招致图形崩坍，并且整体落差110的存在对逻辑区104没有影响。因此，可以有效利用直到存储区102中最外面一行中的存储晶体管连接插头117，这允许保护存储区102中的充足有效区。
图7和图8中所示的半导体器件包括从存储区102向边界区106以规则间隔直线对准的多个存储晶体管连接插头117和伪接触插头108，如箭头所指示。在此，边界区106一侧的行末端是位于边界区106内的伪接触插头108。这样的多行相互平行排列。因此，有效地防止行的最外面位置处的存储晶体管连接插头117招致图形崩坍。
在靠近存储区102和边界区106之间的边界的区中的平面布局可以被布置成如图9所示。
在图9中，使多个存储晶体管连接插头117和伪接触插头108以预定间隔成直线对准，如箭头所指示。这样的多行相互平行排列。行末端是位于边界区106中内的伪接触插头108。
同样在图9中，伪接触插头108位于最外面存储晶体管连接插头117的外面位置(边界区106一侧)，并且被包括在边界区106中。因此，可以在存储区102中保护充足有效区。
此外，虽然图1所示的半导体器件100在边界区106中包括一个位于存储区102中存储晶体管连接插头117的外面位置的伪接触插头108，但是也可以提供多个伪接触插头108。
图14是显示根据本发明的半导体器件的结构的横断面示意图。图14所示的半导体器件具有基本上和图1所示半导体器件相同的结构，除了两个伪接触插头108被提供在边界区106中、并在存储晶体管连接插头117的外面位置。
在图14所示的横断面中，电容器元件130或其组成部分没有被提供在连接到最外面存储晶体管111的扩散层105的两个接触插头上。因此，它们都用作伪接触插头108。这种配置更确切地抑制了逻辑区104中由于出现整体落差110而引起的图形崩坍。
关于根据以下实施例的半导体器件，将主要描述和第一实施例不同之处。
第二实施例
虽然根据第一实施例的电容器元件130是圆柱形的，但是可以将电容器元件130形成为不同形状。图10是显示根据第二实施例的半导体器件的结构的横断面示意图。图10所示的半导体器件112的结构基本上和图1所示半导体器件100的结构相同，只是堆形电容器元件130被提供在存储区102中。
图11是显示根据本发明第二实施例的半导体器件的另一种结构的横断面示意图。图11所示的半导体器件114的结构基本上和图1所示半导体器件100的结构相同，只是平板形电容器元件130被提供在存储区102中。因此，在边界区106中的第二绝缘层129中，也造成了高度落差。
在图10所示半导体器件112和图11所示半导体器件114两者中，电容器元件130包括下电极131、电容器层133和上电极135。电容器元件130位于存储区102内，而没有闯入边界区106中伪接触插头108上方的区中。因此，在这些结构中整体落差110不影响逻辑区104的顶面平面性，如同根据第一实施例的半导体器件100(图1)中一样。因此，这些结构也有效地抑制存储区102中存储晶体管连接插头117的图形崩坍、以及逻辑区104中互连插头139和上层互连(未显示)的图形崩坍，由此提供了在整个生产期间的更高稳定性。
另外，图7和图9所示的平面布局也可应用于图10所示的半导体器件112及图11所示的半导体器件114。
虽然参考附图详细描述了本发明的实施例，但是应该理解这些实施例仅是示范性的，并且可以替换地采用各种更改。
列举少数例子，虽然根据上述实施例、存储晶体管连接插头117直接连接到电容器元件130的下电极131，但是可以将一个或多个绝缘层提供在第一绝缘层115和第二绝缘层129之间，以便存储晶体管连接插头117和下电极131通过一个或多个导电插头连接。在该情况下，在边界区106中提供这种导电插头，允许当形成导电插头时类似地抑制图形崩坍。
此外，第一绝缘层115至第三绝缘层137的每一绝缘层以及电容器层133可以由堆叠层组成。
进一步，在上述实施例中，可以用包含Hf、Zr、Al、La、Y和Ta中一种或多种的氧化物或硅酸盐，来组成电容器层133。
进一步，阻挡金属层可以包含高熔点金属，如Ti、WN、Ta或TaN，来代替TiN。作为选择，可以采用包含堆叠的TaN或Ta的钽基阻挡层金属。可以通过溅射或CVD过程等，形成阻挡金属层。
进一步，可以用其它各种材料来组成蚀刻阻止层，例如诸如SiCN或SiON的含氮材料。
显然，本发明不限于以上实施例，在不背离本发明范围和精神的情况下、可以更改和改变本发明。

Claims (6)

1.一种半导体器件，包括：
半导体衬底；
提供在所述半导体衬底上的存储区，所述存储区包括提供在所述半导体衬底主面上的第一晶体管、覆盖所述第一晶体管的第一绝缘层、在所述第一绝缘层上形成的电容器元件、以及把所述第一晶体管的扩散层和所述电容器元件连接起来的多个电容器接触插头；
提供在所述半导体衬底上的逻辑区，所述逻辑区包括提供在所述半导体衬底上、并且被所述第一绝缘层覆盖的第二晶体管，以及在所述第一绝缘层上形成的互连层；以及
形成在所述半导体衬底上的、位于所述存储区和所述逻辑区之间的边界区，所述边界区包括顶面被绝缘层覆盖、并位于所述第一绝缘层中的伪接触插头；
其中组成所述电容器元件的导电层和电容器层终止于比所述伪接触插头更靠近所述存储区的内区的位置。
2.根据权利要求1所述的半导体器件，进一步包括：
形成在所述第一绝缘层上的第二绝缘层；
其中所述电容器元件包括：覆盖位于所述电容器接触插头上并穿透所述第二绝缘层的通孔的内壁，并连接到所述电容器接触插头顶面的第一导电部件；位于所述第一导电部件上方并与该第一导电部件有一间隔以便填充所述通孔的第二导电部件；以及位于所述第一导电部件和所述第二导电部件之间的所述电容器层；
其中被多个所述电容器元件共享的所述第二导电部件的端部位置比其中提供有所述伪接触插头的区更靠近所述存储区的内区。
3.根据权利要求1所述的半导体器件，其中，在平面图中，多个所述电容器接触插头和所述伪接触插头从所述存储区向所述边界区、以一间隔排成一行，
其中所述行在所述边界区一侧的端部终止于被提供在所述边界区中的所述伪接触插头。
4.根据权利要求3所述的半导体器件，其中多个所述电容器接触插头和所述伪接触插头以恒定间隔布置在所述行中。
5.根据权利要求1所述的半导体器件，其中所述电容器元件是动态随机存储器单元。
6.根据权利要求1所述的半导体器件，其中所述逻辑区包括所述存储区的外围电路。
CNB2005100746959A 2004-05-31 2005-05-30 半导体器件 Expired - Fee Related CN100378908C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004162337 2004-05-31
JP2004162337A JP4492940B2 (ja) 2004-05-31 2004-05-31 半導体装置

Publications (2)

Publication Number Publication Date
CN1705080A CN1705080A (zh) 2005-12-07
CN100378908C true CN100378908C (zh) 2008-04-02

Family

ID=35425025

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100746959A Expired - Fee Related CN100378908C (zh) 2004-05-31 2005-05-30 半导体器件

Country Status (3)

Country Link
US (1) US7199420B2 (zh)
JP (1) JP4492940B2 (zh)
CN (1) CN100378908C (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4543383B2 (ja) * 2005-02-16 2010-09-15 エルピーダメモリ株式会社 半導体記憶装置
KR100791339B1 (ko) 2006-08-25 2008-01-03 삼성전자주식회사 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법
US20090102015A1 (en) * 2007-10-17 2009-04-23 Ulrich Klostermann Integrated Circuit, Memory Cell Array, Memory Cell, Memory Module, Method of Operating an Integrated Circuit, and Method of Manufacturing an Integrated Circuit
US7859890B2 (en) * 2008-08-28 2010-12-28 Qimonda Ag Memory device with multiple capacitor types
JP2010219139A (ja) * 2009-03-13 2010-09-30 Elpida Memory Inc 半導体装置及びその製造方法
JP2011049250A (ja) * 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法
KR101615650B1 (ko) 2009-11-19 2016-04-26 삼성전자주식회사 반도체 소자 및 그 형성방법
JP5591016B2 (ja) * 2010-08-09 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置、及び半導体装置の製造方法
US8796855B2 (en) 2012-01-13 2014-08-05 Freescale Semiconductor, Inc. Semiconductor devices with nonconductive vias
US20130228837A1 (en) * 2012-03-01 2013-09-05 Elpida Memory, Inc. Semiconductor device
US9041154B2 (en) * 2013-03-06 2015-05-26 Nanya Technology Corp. Contact structure and semiconductor memory device using the same
KR102435524B1 (ko) 2015-10-21 2022-08-23 삼성전자주식회사 반도체 메모리 장치
CN108389906B (zh) * 2017-02-03 2023-01-10 联华电子股份有限公司 高压金属氧化物半导体晶体管元件
JP2021034649A (ja) 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置
WO2021056985A1 (zh) * 2019-09-27 2021-04-01 福建省晋华集成电路有限公司 电接触结构、掩模板组合、接触插塞制作方法及半导体器件
WO2022041928A1 (zh) * 2020-08-27 2022-03-03 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN114446884B (zh) * 2020-11-02 2024-05-21 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380574B1 (en) * 1998-05-25 2002-04-30 Hitachi, Ltd. Ferroelectric capacitor with a self-aligned diffusion barrier
US6462368B2 (en) * 2000-10-31 2002-10-08 Hitachi, Ltd. Ferroelectric capacitor with a self-aligned diffusion barrier
US6537874B2 (en) * 2000-08-31 2003-03-25 Fujitsu Limited Method for fabricating semiconductor device having a capacitor
US6670662B1 (en) * 1999-06-08 2003-12-30 Infineon Technologies, Ag Semiconductor storage component with storage cells, logic areas and filling structures

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3274664B2 (ja) 1999-08-30 2002-04-15 エヌイーシーマイクロシステム株式会社 半導体装置
JP3871618B2 (ja) 2001-07-19 2007-01-24 松下電器産業株式会社 半導体記憶装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380574B1 (en) * 1998-05-25 2002-04-30 Hitachi, Ltd. Ferroelectric capacitor with a self-aligned diffusion barrier
US6670662B1 (en) * 1999-06-08 2003-12-30 Infineon Technologies, Ag Semiconductor storage component with storage cells, logic areas and filling structures
US6537874B2 (en) * 2000-08-31 2003-03-25 Fujitsu Limited Method for fabricating semiconductor device having a capacitor
US6462368B2 (en) * 2000-10-31 2002-10-08 Hitachi, Ltd. Ferroelectric capacitor with a self-aligned diffusion barrier

Also Published As

Publication number Publication date
JP2005347334A (ja) 2005-12-15
CN1705080A (zh) 2005-12-07
US20050265100A1 (en) 2005-12-01
US7199420B2 (en) 2007-04-03
JP4492940B2 (ja) 2010-06-30

Similar Documents

Publication Publication Date Title
CN100378908C (zh) 半导体器件
EP2215658B1 (en) Semiconductor constructions and methods of forming capacitors
KR100557626B1 (ko) 반도체 소자의 비트라인 형성 방법
CN103972158B (zh) 用于半导体器件的互连结构及其制造方法和半导体器件
KR101564052B1 (ko) 반도체 소자 및 그 제조 방법.
US8304824B2 (en) Semiconductor device comprising buried word lines
US6727542B2 (en) Semiconductor memory device and method for manufacturing the same
US20140319645A1 (en) Semiconductor device and method for manufacturing the same
CN110634869A (zh) 存储器阵列及其制造方法
US8247304B2 (en) Method of manufacturing semiconductor device having capacitor under bit line structure
US20120217576A1 (en) Semiconductor device and method for forming the same
US7157369B2 (en) Semiconductor device and method of manufacturing thereof
US7531420B2 (en) Semiconductor memory cell and corresponding method of producing same
US11784122B2 (en) Integrated circuit device and method of manufacturing the same
US6709915B2 (en) Methods of fabricating integrated circuit memory devices
CN113192954A (zh) 半导体器件及其制备方法
US20120025347A1 (en) Method of forming a MIM capacitor
US20020153544A1 (en) Semiconductor device and its manufacturing method
JP2004031886A (ja) コンタクトの製造方法
US20040262638A1 (en) Integrated circuit with dram memory cell
JP2008311272A (ja) 半導体装置
US11818880B2 (en) Semiconductor structure including capacitor and method for forming the same
CN117545274B (zh) 一种半导体结构及其制造方法
CN113594098B (zh) 半导体器件及其制备方法
US7259414B2 (en) Integrated circuit, its fabrication process and memory cell incorporating such a circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: NEC Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080402

Termination date: 20190530

CF01 Termination of patent right due to non-payment of annual fee