CN100349283C - 利用微晶硅膜作为浮置闸以促进快闪式存储器性能的方法 - Google Patents

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Abstract

本发明主要是在硅烷形成多晶硅的时候加入氢气，使得形成的多晶硅为微晶格。将这种微晶格的多晶硅应用在快闪存储器中的浮置闸，可以改善快闪存储器的元件特性。

Description

利用微晶硅膜作为浮置闸以促进快闪式存储器性能的方法
(1)技术领域
本发明有关一种快闪式存储器，特别是有关于一种利用微晶硅膜的浮置闸促进快闪式存储器性能的方法。
(2)背景技术
典型的快闪式存储器包括一存储阵列，它以行和列排列成多个存储晶胞，每一个晶胞包括一浮置闸场效应晶体管用以储存电荷，晶胞通常呈群组为一区块，每区块中的每一个晶胞可利用浮置闸的充电作用，作为随机电性运作程序，藉由区块抹除程序电荷可被从浮置闸中移除，浮置闸中电荷的存在或抹除决定晶胞中数据的储存。
图1所示为使用于快闪式存储器中典型的存储晶胞5的截面图。存储晶胞5包括有一发射极60区域和一集电极70区域，发射极60和集电极70以一通道区域80加以隔离开。存储晶胞5还包括：一浮置闸30，它由第一多晶硅层形成、一控制闸50，它由第二多晶硅层形成，浮置闸30和控制闸50通过一内多晶介电层40加以隔离，浮置闸30和通道80区域则利用一约厚100埃的薄氧化层(穿遂氧化层)20加以分开。
图2所示为利用多晶硅层84形成的浮置闸位于一底材82如穿遂氧化层上的截面图。多晶硅层84的形成，是利用低压化学气相沉积法、温度约600℃，以硅烷(SiH4)为材质沉积多晶硅在底材82表面。因大的柱状结晶造成多晶硅层84的表面不规则性，同时此种表面的不规则性将很难得到良好的图案转移图形，致使光阻层内部因多晶硅层84表面的粒状产生显著的形变，及造成图案转移过程中非均匀性的反射，光阻层的非均匀性反射导致产生较差的蚀刻图案，以及容易产生多晶硅层25的残留。
图3所示为另一种多晶硅层88作为浮置闸形成于底材86如穿遂氧化层上的截面图。多晶硅层88的形成，利用低压化学气相沉积法、温度约550℃，沉积硅在底材86表面上。在此低温下沉积硅会产生非晶形硅，因为晶粒无法在此低温下形成。此非晶形硅接着暴露在温度约600℃再结晶。最后的再结晶结构如图3所示，其具有大的晶粒形成。然而图3所示的多晶硅层88同样具有如图2中所示的表面不规则性的缺点，多晶硅层88中大的晶粒尺寸会降低膜中的晶界密度。除此之外，也因为多晶硅层88于低温下沉积，沉积速率相对降低，产生慢速的产出周期。
快闪存储器的储存或抹除方式常藉由Fowler-Nordheim模式，如图1中所示，电子遂穿经过薄的穿遂氧化层，穿遂氧化层介于浮置闸和通道之间，此薄的穿遂氧化层通常为100埃厚。对于快闪式存储器的充电模式，亦可使用热载子经由通道遂穿到浮置闸，并且储存在浮置闸中。快闪存储器利用热载子写入动作中，控制闸和集电极连接正电荷，发射极则连接地线。而抹除动作常利用Fowler-Nordheim方式在控制闸和通道间给予高电压，使的完成抹除程序。
存储晶胞的过度抹除动作具有较短周期的抹除速度，意味着较高的电流通过穿遂氧化层。当使用大晶粒的多晶硅浮置闸时，会引起较宽范围的起始电压(Vt)分布。若过度抹除区域存在时，在抹除起始电压分布范围外，会带有尾巴状分布和较大的变异数值。另一方面，较宽的抹除起始电压分布与大晶粒多晶硅有关。
传统的快闪式存储器制程中，利用大晶粒的多晶硅膜作为浮置闸会产生诸多缺点，如引起过快抹除动作(Fast Erase)或过度写入(Fast program)、宽的起始电压分布及附带有尾巴状分布产生、穿遂氧化层性能下降、多晶硅阻值较高和较差的蚀刻外观而导致多晶硅残存等问题。
(3)发明内容
本发明的目的是提供一种以微晶硅作为存储晶胞的浮置闸以促进快闪式存储器性能的方法，以克服存储晶胞的较宽的抹除起始电压分布及带有尾巴状分布问题、存储晶胞过度抹除问题，并促进存储晶胞的穿遂氧化层的性能、改善浮置闸的蚀刻外观及降低浮置闸的阻值。
本发明的利用微晶硅作为浮置闸以改善快闪式存储器的性能的方法包括：提供一底材，其中该底材包括有发射极区域和集电极区域，并以通道区域相隔离；一穿遂氧化层形成在该底材上；以微晶硅层作为浮置闸形成于穿遂氧化层上，微晶硅膜以低压化学气相沉积法、选择硅烷或乙硅烷为材质，并同时导入氢气形成；一内多晶介电层形成于微晶硅层上；一多晶硅层作为控制闸形成于内多晶介电层上；最后，对多晶硅层、内多晶介电层、微晶硅层及穿遂氧化层进行蚀刻而形成一基极构成一存储晶胞。
本发明的存储晶胞使用微晶硅作为浮置闸材质，低电子亲和性是使用在快闪式存储器中的特性，微晶粒更突显低电子亲和性。使用低电子亲和性材质作为浮置闸，以提供降低与穿遂氧化层介面的阻障，降低穿遂距离通常可增加电子穿遂的可行性。使用低电子亲和性的浮置闸可以解决这些问题，因此，低阻障促使电子逃脱或藉由穿移出。低阻障所需较低电压，类似于穿遂距离，作为电子抹除动作此结果导致较快的抹除时间和减少损害。
为进一步说明本发明的目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)附图说明
图1所示为先前技术的存储晶胞的截面图；
图2所示为使用多晶硅膜浮置闸于一底材上的截面放大图；
图3所示为使用再结晶硅膜浮置闸于一底材上的截面放大图；
图4所示为本发明的存储晶胞的截面图，其中使用微晶硅膜作为浮置闸；
图5所示为本发明使用微晶硅膜作为浮置闸于一底材上的截面放大图；
图6A所示为氧化缝隙的示意图，图中所示有大晶粒而少氧化缝隙形成存在一个存储晶胞中；
图6B所示为氧化缝隙的示意图，图中所示有小晶粒而多氧化缝隙形成存在一个存储晶胞中；
图7所示为使用微晶硅和多晶硅浮置闸，其穿遂氧化层的崩溃电压值比较；
图8所示为使用微晶硅和多晶硅浮置闸，其穿遂氧化层的电子捕捉率比较图。
(5)具体实施方式
本发明将配合附图说明详细说明如下。本实施例中提供一种利用微晶硅膜(microcrystalline polysilicon film)作为浮置闸，以促进快闪式存储器性能的方法。
图4所示为存储晶胞100截面图，其中以微晶硅膜形成的浮置闸120取代先前技术的多晶硅膜浮置闸。存储晶胞100包括一发射极150区域和一集电极160区域，发射极150和集电极160以一通道170区域加以隔离开。存储晶胞100还包括：一浮置闸120，它以微晶硅膜形成；一控制闸140，它以一多晶硅层形成；浮置闸120和控制闸140通过一内多晶介电层130如氧-氮-氧层(ONO layer)加以隔离，浮置闸120和通道170区域则利用一闸介电层110如氧化硅加以分开，内多晶介电层130和闸介电层110为绝缘层，闸介电层功能作为电子穿遂氧化层。
图5所示为本实施例中利用微晶硅膜174作为浮置闸截面放大图，微晶硅膜174形成于一底材172上，微晶硅膜174利用氢气导入硅沉积反应室中控制膜的形成。本实施例中，利用硅烷为材质并同时导入氢气沉积微晶硅膜，另一实施例为利用乙硅烷为材质并同时导入氢气沉积微晶硅膜。微晶硅膜174晶粒的尺寸平均约为500埃到1000埃之间，微晶硅膜174的晶粒大小是以晶粒的平均直径定义的。
虽然晶粒无法具有均一性的外形，但具有平均直径约500埃到1000埃。低压化学气相沉积方法或其他的沉积方法皆可应用于此技术沉积薄膜。本实施例中，利用低压化学气相沉积法的参数为：压力控制约200~400托、温度控制约700~750℃、氢气和氮气的流量比约为5~60％(5~60％氢气/100％(氢气+氮气))。浮置闸可以经由相同于传统元件的多晶硅浮置闸形成方法中的图案转移和蚀刻方式等制程来形成。
主要的反应方程序为SiH4＝Si2+2H2。在传统的多晶硅膜中，硅原子高的表面扩散速率胜过于成核速率，导致大的晶粒和成长速率。相对地，微晶硅可以抑制而具有较慢的扩散速率，而有较缓的晶粒成长速率，但并不影响成核速率。因此，当成核速率胜过扩散速率将产生较小尺寸的晶粒形成。
注意本实施例中，与图2的大型柱状晶粒或者与图3相比较，微晶硅膜174的晶界密度明显提升，微晶硅膜174中显著的降低晶粒尺寸。掺质主要沿着多晶硅晶界扩散，因为微晶硅膜174的晶界密度明显大于多晶硅膜，例如图2的多晶硅膜的晶界密度，微晶硅膜174中掺质的扩散可得到改善，掺质渗入接近微晶硅膜174的表面可以容易沿着高密度的晶界穿透微晶硅膜174。结果，穿透微晶硅膜174的掺质浓度，促进微晶硅膜174的导电度，其比图3所示的再结晶非晶硅膜更加具有电场均匀性。
另一方面，与图2所示的传统的多晶硅膜相比，微晶硅膜174降低平均晶粒尺寸，更促进微晶膜174表面的平坦化。微晶硅膜174的晶粒尺寸小型化于本发明中显而易见的是对膜表面的影响。除此之外，当微晶硅膜174制程参数加以调整增加或降低晶粒平均尺寸，膜的表面不规则性也分别增加或降低。藉由微晶硅膜174表面的平坦化，在微影制程中光阻的内部厚度的偏差也相对降低，与图2所示的传统的多晶硅膜相比，其反射达到更均匀性，从而改善基极边缘的解析度。
最后可藉由″氧化缝隙″(oxide valley)在穿遂氧化层180、180A中说明，如图6A、图6B所示。在传统制程中，高浓度磷掺杂在氧化硅区域，氧化缝隙194形成于多晶硅晶粒192界面。所有的多晶硅晶粒192相对为氧化缝隙194的总长度。当使用大尺寸晶粒的多晶硅时，只有少数的晶粒存在于一个抹除单位，举例说明，当只有五个多晶硅晶粒存在于一个抹除单位，其每一个多晶硅晶粒192分别占20％的抹除动作，因此一个多晶硅晶粒192在抹除速度上有较大误差值，并且有较宽的抹除起始电压分布。
其次，本实施例中如图6B所示，众多的氧化缝隙194A可确实达到在每一存储阵列的晶胞具有相同的抹除速度。另一方面，使用小晶粒192A的微晶硅，有众多的晶粒192A存在于一个抹除单位内。举例说明，当五十个微晶硅晶粒192A存在一个抹除单位内，每一个微晶硅晶粒192A的抹除动作仅占有2％。所以，每一个晶粒192A具有相同的抹除速度，可达到较窄的抹除起始电压、分布范围大的抹除区域含有数量多的微晶硅晶粒192A，可获得均匀性的抹除速度和窄范围抹除起始电压分布。
基极电压直接决定基极电流的强度，和此基极电流是最主要影响程序中中穿遂氧化层介电值衰退致使崩溃。本实施例中，分别使用微晶硅浮置闸和先前技术的多晶硅浮置闸，测试穿遂氧化层崩溃电压(charge-to breakdown，Qbd)和电子捕捉率(trapping rate)。如表一所示，其使用微晶硅和多晶硅的穿遂氧化层的厚度利用CV方式和FV方式测得厚度均相同，且表中每一个数据均以每一片晶片测试三次所得平均值。
如图7所示，A柱为使用微晶硅浮置闸的穿遂氧化层，B柱为使用多晶硅浮置闸的穿遂氧化层，图中可看出本发明使用微晶硅浮置闸其穿遂氧化层具有较高的电子注入效率和较大的崩溃电压值。另外，如图8所示，C柱为使用微晶硅浮置闸的穿遂氧化层，D柱为使用多晶硅浮置闸的穿遂氧化层，图中可看出本发明使用微晶硅浮置闸其穿遂氧化层具有较低电子捕捉率，可获得较佳的快闪式存储器的元件可靠度。使用较小尺寸的微晶硅，具有多个的晶粒存在于浮置闸，利用小尺寸晶粒的浮置闸可降低穿遂氧化层的电子捕捉率，因此，可促进快闪存储器的功能性。
表一所示为使用微晶硅和多晶硅浮置闸，其各穿遂氧化层的厚度、崩溃电压值、电子捕捉率的测试数据。
表一
晶片 膜 厚度(CV)(埃) 厚度(FV)(埃) 崩溃电压     电子捕捉率
库仑/平方厘米 电子/十亿
    1 使用微晶硅膜     105.0     103.6     23.50     0.030
    2     104.2     103.6     23.02     0.033
    3     104.6     103.6     22.04     0.033
    4     104.6     103.6     21.66     0.027
    11 使用多晶硅膜     104.8     103.6     13.82     0.028
    12     104.6     103.6     14.14     0.031
    13     104.6     103.6     14.74     0.031
    14     104.8     103.6     14.94     0.032
    15     104.6     103.6     14.47     0.031
    16     104.4     103.6     15.12     0.035
    17     104.8     103.6     16.34     0.037
    18     104.4     103.6     13.70     0.036
    19     104.8     103.6     16.10     0.036
    20     104.4     103.6     16.02     0.035
    21     104.4     103.6     15.79     0.035
当然，本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。

Claims (6)

1.一种利用微晶硅膜作为浮置闸促进快闪式存储器性能的方法，其特征在于，包括：
提供一底材；
以及利用硅烷并同时导入氢气，以沉积形成一微晶硅膜于该底材上；
在该微晶硅层上形成一内多晶介电层；以及
在该内多晶介电层上形成一多晶硅层，该多晶硅层通过该内多晶介电层与该微晶硅膜隔离。
2.如权利要求1所述的方法，其特征在于，该方法包括采用低压化学气相沉积法。
3.如权利要求2所述的方法，其特征在于，该方法包括将温度控制于约700～750℃。
4.如权利要求2所述的方法，其特征在于，该方法包括将压力控制为约200托到400托。
5.如权利要求1所述的方法，其特征在于，该方法中气体流量为氢气/(氢气+氮气)比值为5～60％。
6.如权利要求1所述的方法，其特征在于，该分解物质可选择包括硅烷和乙硅烷。
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