CH657950A5

CH657950A5 - Procede et dispositif pour la transmission de donnees dans une distribution permettant une correction d'erreurs.

Info

Publication number: CH657950A5
Application number: CH1245/81A
Authority: CH
Inventors: Toshitada Dio; Kentarou Odaka
Original assignee: Sony Corp
Priority date: 1980-02-25
Filing date: 1981-02-25
Publication date: 1986-09-30
Also published as: AU6760281A; JPS56119550A; ATA86581A; JPH0324105B2; AT390858B; IT8119989A0; AU542789B2; FR2476943B1; US4398292A; FR2476943A1; NL191135B; SE451927B; NL191135C; DE3106855C2; CA1167183A; SE8101213L; GB2071371B; DE3106855A1; BR8101145A; IT1135627B

Description

La présente invention concerne un procédé de transmission de mots de données numériques et un dispositif pour la mise en oeuvre de ce procédé. Le procédé comprend les étapes de distribution des mots successifs de données dans une pluralité de canaux respectifs pour former des blocs successifs de données, chaque bloc étant formé des mots de données dans ladite pluralité de canaux, de production d'un premier code de correction d'erreurs en fonction des mots compris dans le bloc de données, de retardement sélectif à l'aide de différents retards respectifs dans le temps des mots de données compris dans le bloc de données pour produire un bloc de données interfolié dans le temps formé de mots de données interfolié dans le temps, de production d'un second code de correction d'erreurs en fonction des mots compris dans le bloc de données interfolié et de la combinaison du premier code de correction d'erreurs, du second code de correction d'erreurs et du bloc de données interfolié pour former un bloc de transmission.

Différentes techniques de codage pour la correction d'erreurs ont été proposées pour l'utilisation dans la trasmis-sion et/ou l'enregistrement de données numériques. Par exemple, des données numériques sous forme de mots, tels que des signaux modulés par codage d'impulsion (PCM) peuvent, lorsqu'ils sont transmis ou enregistrés, être sujets à des erreurs aléatoires ou en paquets. Une erreur aléatoire détruit ou produit une distorsion des bits isolés du signal PCM. Une erreur en paquet détruit ou produit une distorsion d'un ou plusieurs mots de données numériques compris dans le signal PCM. Bien que des techniques relativement simples de correction d'erreurs, telles que l'utilisation de mots de parité accompagnant le signal PCM, soient connues pour être efficaces quant à la correction des erreurs aléatoires, il est nécessaire de faire appel à des techniques plus évoluées de codage pour la correction des erreurs en paquets.

Il existe un besoin de réaliser une technique de codage pour la correction d'erreurs dans laquelle des codes de correction d'erreurs ou des mots, tels que des mots de parité ne soient pas hautement redondants et dans laquelle l'information codée ne nécessite pas d'être accompagnée par un code de détection d'erreurs, tel que le code CRC. Il existe aussi un besoin pour une technique de codage pour la correction d'erreurs qui soit relativement simple à mettre en oeuvre.

Le but de la présente invention est de réaliser un procédé et un dispositif améliorés pour le codage d'une information numérique, telle que des mots de données, dans une distribution permettant une correction d'erreurs qui élimine les désavantages des techniques connues et qui présente un pouvoir de correction d'erreurs avantageux.

Pour atteindre ce but, l'invention est réalisée comme décrit dans les revendications 1 et 14.

Une forme d'exécution de l'invention concerne un procédé et un dispositif améliorés pour le codage de mots de données, tels que des mots PCM, les données codées étant susceptibles d'être transmises ou enregistrées avec un pouvoir de détection d'erreurs amélioré.

Une forme d'exécution de l'invention est de réaliser un procédé de codage pour la correction d'erreurs utilisable, par exemple avec un signal PCM, dans lequel plusieurs signaux PCM formant un bloc et dans lequel un ou deux mots dudit bloc peuvent être entièrement corrigés par la seule utilisation de mots de parité et ne nécessitant pas de code CRC.

Une forme d'exécution de l'invention est de réaliser un procédé de codage pour la correction d'erreurs pour des mots PCM, ce procédé présentant un pouvoir favorable de correction d'erreurs sans nécessiter de codes de correction d'erreurs hautement redondants.

Une forme d'exécution de l'invention est de réaliser un dispositif pour la mise en oeuvre du procédé précédent, de réalisation simple et peu coûteuse.

Selon la présente invention, des mots de données successifs sont distribués dans une pluralité de canaux respectifs de manière à former des blocs de données successifs, chaque bloc de données comprenant les mots de données présents dans les canaux. Un premier code correcteur d'erreurs est produit en fonction des mots compris dans le bloc de données, ce premier code correcteur d'erreurs étant susceptible d'être utilisé pour la correction d'au moins un mot erroné dans le bloc de données lorsque le bloc de données est reçu ou reproduit à partir d'un milieu enregistreur. Les mots compris dans ce bloc sont retardés sélectivement au moyen de différents retards respectifs dans le temps pour former un bloc de données interfolié comprenant des mots de données interfoliés. Un second code correcteur d'erreurs est produit en fonction des mots compris dans les blocs de données interfoliés, ce second code de correction d'erreurs étant susceptible d'être utilisé pour la correction d'au moins un mot erroné dans le bloc de données interfolié lorsque

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le bloc interfolié est reçu ou reproduit. Le premier et le second code correcteur d'erreurs ainsi que le bloc de données interfolié sont combinés dans un bloc de transmission qui peut alors être transmis ou enregistré.

L'invention va être décrite ci-après, à titre d'exemple et à l'aide du dessin dans lequel:

— la fig. 1 est un schéma-bloc d'une première forme d'exécution de l'invention,

— la fig. 2 est la représentation d'un bloc de transmission selon l'invention, et

— les figs. 3 à 5 sont des schéma-blocs d'autres formes d'exécution de l'invention.

La fig. 1 représente le schéma-bloc d'une première forme d'exécution d'un dispositif pour la mise en oeuvre du procédé de codage selon l'invention. Comme on le verra ci-après, ce dispositif est particulièrement bien adapté pour coder des signaux audio stéréophoniques digitalisés et il est particulièrement avantageux pour une utilisation avec un enregistreur, tel qu'un enregistreur de type à tête rotative (par exemple un enregistreur à bande vidéo) permettant l'enregistrement de ces signaux dans un milieu adéquat. Il est admis que les signaux audio stéréophoniques digitalisés délivrés au dispositif de la fig. 1 sont produits par un circuit adéquat de conversion analogique-digitale échantillonnant le signal audio analogique et digitalisant chaque échantillon selon une distribution PCM (modulation codée en impulsion). Le dispositif de la fig. 1 reçoit alors des mots de données numériques successifs, tels que des mots PCM, chaque mot étant une version digitale du signal audio échantillonné. Pour faciliter l'explication, le dispositif de la fig. 1 comprend une paire de bornes d'entrée 10 et 20 recevant respectivement les mots de données du canal de gauche et du canal de droite. Dans une autre forme d'exécution, le dispositif de codage ne reçoit les mots de données de gauche et de droite (L et R) que sur un seul canal, ces mots étant alors distribués de manière à séparer les canaux de gauche et de droite.

Le dispositif comprend un circuit de distribution 30, tel qu'un démultiplexeur, un premier générateur 40 de code de correction d'erreur, une pluralité de circuits de retard 50, 51 ... 62, 63, un second générateur 70 de code de correction d'erreurs, et une pluralité de circuits de retard additionnels 80, 81 ... 86, 87. Le dispositif comprend en outre un multiplexeur 90 permettant de combiner plusieurs canaux de mots digitaux et de les délivrer sur un seul canal multiplexé délivrant les mots digitaux en série.

Le circuit de distribution ou démultiplexeur 30 comprend une paire d'entrées couplés aux bornes 10 et 20 pour recevoir les données ou mots PCM du canal de gauche et du canal de droite, représentant les échantillons successifs de ces canaux. Le circuit 30 sert à distribuer les mots successifs reçus par la borne d'entrée 10 à une pluralité de canaux respectifs désignés par Xo, X2, X4, Xr„ Xs et Xio- Seuls les mots PCM du canal de gauche sont distribués sur ces canaux. De manière similaire, le circuit de distribution 30 distribue les mots respectifs du canal de droite, reçus sur la borne 20, à une pluralité de canaux respectifs désignés par Xi, X3, Xs, X7, X9 et Xy. Seuls les mots du canal de droite sont distribués sur ces canaux.

Les mots PCM successifs des canaux de gauche et de droite sont envoyés au circuit de distribution 30 en périodes de temps successives, la période occupée par un mot étant représentée par D. Le circuit 30 comprend de préférence des moyens de mémorisation et des circuits porte adéquats de manière que, par exemple, après réception de six mots PCM du canal de gauche et six mots PCM du canal de droite, un nombre total de douze mots PCM (six pour chaque canal) soit délivré dans les canaux Xo ... Xu- Ces douze mots PCM apparaissent pendant une unité de période de temps D d'un mot de données et la combinaison de tels mots PCM dans ces canaux pendant une telle unité de période d'un mot de données est appelée bloc de données. Ainsi, un bloc de données peut comprendre les mots PCM

Lo, Ro, Li, Ri, L2, R2, L3, R3, L4, R4, L5 et R5 des canaux de gauche et de droite, le bloc de données suivant les mots PCM Là, Rô, L7, R7, La, RS, L9, R9, L10, Rio, Lu et Rn des canaux de gauche et de droite, etc. Ainsi, il est visible que le canal Xo reçoit les mots PCM successifs du canal de gauche, Lo, L«, L12, etc., que le canal Xi reçoit les mots PCM successifs du canal de droite Ro, Rg, R12, etc., que le canal X2 reçoit les mots PCM successifs du canal de gauche Li, L7, L13, etc. En d'autres termes, les canaux Xo ... Xu reçoivent respectivement soit une série de données PCM du canal de gauche soit du canal de droite, chaque mot PCM compris dans une telle série étant la version digitalisée d'un signal audio analogique échantillonné du canal de gauche ou du canal de droite.

Dans la forme d'exécution de la fig. 1 les séries de mots PCM du canal de gauche et du canal de droite, sont délivrées en mots parallèles aux sorties du circuit de distribution 30. Chaque mot peut apparaître bit par bit de manière séquentielle ou, si désiré, chaque canal de sortie du circuit 30 peut comprendre des conducteurs en parallèle de manière que les bits de chaque série de mots PCM Xo ... Xu soient délivrés en parallèle. Dans n'importe quel arrangement, que les séries de mots PCM apparaissent bit par bit de manière séquentielle ou que les bits de chaque série soient délivrés en parallèle, chaque mot PCM peut comprendre, par exemple, seize bits.

Les canaux Xo ... Xu à la sortie du circuit de distribution 30 sont couplés à un générateur de code 40 correcteur d'erreurs. Les mots de chaque bloc de données sont délivrés en parallèle à ce générateur de code 40. Ce générateur 40 est susceptible de produire deux mots de correction d'erreurs, indiqués par Px et Qx. Le mot Px est produit par un générateur 41 de mot de parité et le mot Qx est produit par un générateur 42 de matrice de mot de parité. Il est évident que, d'autres générateurs de mots de correction d'erreurs peuvent aussi être utilisés pour créer des mots Px et Qx de correction d'erreurs adéquats.

Les blocs successifs de données des canaux Xo ... Xu comprennent respectivement les mots PCM Wo, Wi ... W». Dans un bloc de données, les mots Wo, Wi ... Wn sont formés des mots PCM Lo, Ro ... R5 des canaux de gauche et de droite,

dans le bloc de données suivant ces mots sont formés des mots PCM Lf,, R6... Ru des canaux de gauche et de droite, etc. Les mots Wo, Wi ... Wn dans un bloc de données déterminé sont délivrés en parallèle au générateur 41 de mot de parité. Celui-ci comprend de préférence un additionneur modulo 2 pour faire la somme modulo 2 des mots qu'elle reçoit. Il en résulte que le mot Px de correction d'erreur est un mot de parité fonction des mots de données délivrés au générateur de mot de parité et qu'il peut être exprimé comme suit:

Px = Wo © W, © W2 © - - - © W„ (1)

Le générateur 42 de matrice de mot de parité reçoit de manière similaire les mots de données Wo, Wi ... Wn en parallèle et il est susceptible de produire le mot de parité Qx en réponse à-ces mots. Le générateur 42 peut être par exemple un codeur du type b-adjacent servant à multiplier les mots respectifs de données Wo ... Wn qu'il reçoit avec une matrice T de génération prédéterminée, cette matrice pouvant être représenté par T, T2 ... T". Cette matrice de génération comprend donc les éléments non nuls distincts (2b) d'un champ de Galois. En outre, le générateur 42 de matrice de mot de parité sert aussi à faire la somme modulo 2 des mots de données multipliés. Ainsi, le mot Qx de parité produit par le générateur 42 de mot de correction d'erreur est exprimé par:

Qx = Wo © TW, © T2W2 © - - - © T"W|| (2)

Le mot de parité Px et le mot de parité Qx de la matrice, produits tous deux par le générateur 40 de code de correction

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Px = Woa © Wob © W,a © Wlb ©

Qx = Woa © TWob © T2WJa © T3W,b

d'erreurs, ainsi que les mots respectifs compris dans un bloc de successifs sont représentés par Wo, Wi ... W5, dans lesquels Wo données commun dans les canaux Xo ... Xu sont tous retardés = L0, Wi = R0, W2 = Li, W3 = Ri, W4 = L2 et Ws = R2, le dans le temps selon des retards respectifs différents par un cir- canal X0 comprend alors le mot de 8 bits Woa, le canal Xi le cuit de retard. Celui-ci comprend les circuits de retard indivi- mot de 8 bits Wob, le canal X2 le mot de 8 bits Wia, etc. et le duels 50, 51, 52 ... 62 et 63. Chacun de ces circuits de retard 5 canal Xu le mot de 8 bits Wsb. Les mots de 8 bits Woa, Wob, • •• individuels imparti un retard dans le temps au mot qu'il reçoit, Wsa et Wsb constituent un bloc de données. Le bloc de données ce retard étant un multiple de D (D étant la période de temps suivant est formé de mots de 8 bits Wöa, W6b, W7a, W7b, ... occupée par un mot de données ou PCM). Le circuit 50 retarde Wna et Wnb, ces mots de 8 bits étant respectivement délivrés le mot de parité Px d'une valeur D, ce qui produit le mot de dans les canaux Xo, Xi, X2, X3 ... X10 et Xu. Avec ce procédé,

parité retardé Py. Le circuit de retard 51 retarde le mot de 10 dans lequel chaque canal comprend un mot de 8 bits, les mots parité de matrice Qx d'un montant 2D, ce qui produit le mot de de parité Px et Qx sont aussi des mots de 8 bits donnés par les parité de matrice retardé Qy. Le circuit 52 retarde les mots relations:

PCM délivrés par le canal Xo d'un montant 3D pour produire un canal retardé Yo de mots PCM. Le circuit 53 retarde les mots PCM dans le canal Xi d'un montant 4D pour produire un 1 canal retardé Yi de mots PCM. De manière similaire, les circuits de retard 54, 55 ... 63 retardent les mots PCM dans les canaux X2, X3... Xu respectivement par des montants de 5D,

6D,... 14D pour produire les canaux retardés Y2, Y3... Yn de mots PCM. ;

Bien que dans la forme d'exécution de la fig. 1, les mots de correction d'erreurs Px et Qx soient retardés par des montants plus petits que ceux impartis aux mots PCM, il est aussi possible, si désiré, de retarder ces mots de correction d'erreurs par Indépendamment de la forme d'exécution particulière choi-des montants plus grands que ceux impartis aux mots PCM. Il 25 sie, c'est-à-dire que les formes d'exécution soient représentées est aussi possible de produire des retards différents de multiples par les relations (1), (2) ou (3), (4) ou encore (5), (6), les circuits de la période d'un mot de données. En raison des retards pro- 50, 51 ... 63 impartissent des retards adéquats aux mots de duits par les circuits 50 ... 63 de la fig. 1, les mots PCM dans parité Px et de parité de matrice Qx et aussi aux mots PCM, les canaux Yo ... Y» présentent entre eux une relation de temps produisant des mots de correction d'erreurs retardés Py et Qy et interfoliée, comme décrit en détail ci-après. 30 des canaux retardés Yo ... Yu dans lesquels les mots retardés de

Il est admis, par exemple, que chaque mot PCM compris correction d'erreurs et les mots PCM présentent entre eux une dans un bloc de données est un mot de 16 bits, de sorte que le relation dans le temps interfoliée. Les mots PCM interfoliés mot de parité Px et le mot de parité de matrice Qx produits en dans le temps dans les canaux Yo ... Yn forment un bloc de réponse à ces mots PCM de 16 bits sont aussi formés de 16 bits, données interfolié. Ces mots PCM interfoliés dans les canaux Comme alternative, chaque mot de parité Px et chaque mot de 35 Y0 ... Yn sont délivrés en parallèle au générateur de code cor-parité de matrice Qx peut être formé de 8 bits. Ceci est obtenu recteur d'erreurs 70.

en divisant chaque mot W de 16 bits en deux mots Wa et Wb de Dans l'exemple de la fig. 1, le générateur 70 est similaire au 8 bits. Puis, au lieu de délivrer douze mots de 16 bits au généra- générateur 40 décrit précédemment et il comprend en consé-teur 41 de mot de parité et à la matrice de parité 42, vingt- quence un générateur de mot de parité 71 relativement simple et quatre mots de 8 bits leur sont délivrés. Dans cette forme d'exé- 40 une matrice génératrice de parité 72. Le générateur 71 fait la cution, les relations (1) et (2) deviennent: somme modulo 2 des mots PCM compris dans le bloc de don nées interfolié dans les canaux Yo ... Yn pour produire un second mot de parité Ry. La matrice de parité 72 sert à multi-Px = W0a © Wob © Wia © Wib © W2a © W2b plier les mots PCM respectifs compris dans ce bloc de données

45 interfolié par une matrice de génération prédéterminée puis à © © Wna © Wnb (3) effectuer la somme modulo 2 des produits de cette multiplica tion pour produire un second mot de parité de matrice Sy.

Ainsi, les mots de correction d'erreurs Px et Qx sont associés Qx = Woa © TWob © T2Wia © T3Wib © T4W2a aux blocs de données primitifs formés à la sortie du circuit 30

50 et les mots de correction d'erreurs Ry et Sy sont associés aux © T5W2b © T2,Wiia © T22Wnb (4) blocs de données interfoliés.

Si désiré, le générateur 70 de code de correction d'erreurs peut comprendre des circuits de codage différents pour pro-Les relations (3) et (4) montrent que le mot de parité Px et le duire des mots de correction d'erreurs Ry et Sy d'un autre type mot de parité de matrice Qx sont chacun formés de 8 bits. Au 55 ou d'une distribution différente de celui ou de celle des mots de lieu d'utiliser deux mots séparés de correction d'erreurs de 16 correction d'erreurs Px et Qx produit par le générateur 40 de bits, on peut alors former un seul mot de correction d'erreurs code de correction d'erreurs. Néanmoins, le générateur 70 peut de 16 bits, les premiers 8 bits de ce mot de 16 bits correspon- être d'exécution conventionnelle.

dant aux 8 bits du mot Px et les 8 bits suivants correspondant Dans le circuit de la fig. 1, des circuits de retard addition-

aux 8 bits du mot Qx. 60 nels 80, 81 ... 87 sont prévus pour impartir des retards addi-

Dans une autre alternative, chaque canal Xo ... Xn ne reçoit tionnels aux mots de correction d'erreurs sélectionnés Py, Qy, qu'un mot de 8 bits au lieu des 16 bits de l'exemple discuté plus Ry et Sy et aussi aux mots PCM interfoliés sélectionnés délivrés haut. De toute manière, si chaque mot PCM, représentant un dans les canaux Yo ... Yn- Ces circuits de retard additionnels échantillon du canal de gauche ou du canal de droite du signal impartissent tous un même retard d qui est une fonction de la audio-analogique, comprend 16 bits, ce mot de 16 bits peut être 65 période D du mot de données. A titre d'exemple, d peut être divisé en deux mots de 8 bits, l'un de ces deux mots de 8 bits égal à D/8. Il est visible que dans le cas où chaque mot PCM étant délivré par exemple dans le canal Xo et l'autre mot de 8 comprend 16 bits, le retard additionnel d est égal à la période bits dans le canal X|. De manière générale, si les mots PCM occupée par 2 bits. Dans la forme d'exécution de la fig. 1, les

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mots PCM et les mots de correction d'erreurs sont tous interfoliés entre eux dans le temps et le retard additionnel d est imparti alternativement à un mot sur deux. Plus précisément, les mots de parité Py et Ry sont soumis au retard d respectivement par les circuits de retard 80 et 81 et les mots PCM interfoliés dans les canaux Yo, Y2, Y4, Yfi, Ys et Y10 sont soumis au retard d respectivement par les circuits de retard 82, 83, 84, 85, 86 et 87. Il résulte de ce qui précède que la série des mots de correction d'erreurs est représentée par P2, Qz, Rz et Sz. De même, la série des mots PCM interfoliés est représentée par Zo, Zi ... Zu.

Tous ces mots de correction d'erreurs et ces mots PCM présentent une relation d'interfoliage dans le temps entre eux et leur combinaison constitue un bloc de transmission. Ce dernier est délivré avec tous les mots en parallèle au multiplexeur 90.

Le multiplexeur 90 délivre séquentiellement à sa sortie les mots compris dans chaque bloc de transmission qu'il reçoit. Le multiplexeur fonctionne donc comme un convertisseur parallèle-série. La fig. 2 montre un exemple d'une transmission séquentielle des mots. Bien que non représenté en fig. 1, un signal de synchronisation SYNC est inséré au préalable dans le bloc de transmission en série, ce signal de synchronisation étant suivi par les quatre mots de correction d'erreurs Rz, Sz, Pz et Qz suivis à leur tour par douze mots PCM interfoliés Zo, Zi, ... Z„. Ainsi, chaque bloc de transmission comprend seize mots et, si chaque mot est formé de 16 bits, le bloc de transmission en série comprend 256 bits plus le mot de synchronisation.

Revenant à la fig. 1, il est admis que le bloc de données primitif délivré à la sortie du circuit de distribution 30 est formé des mots PCM du canal de gauche et du canal de droite (Lo, Ro, L|, Ri, L2, R2, L3, R3, L4, R4, L5, R5) délivrés respectivement dans les canaux Xo ... Xu, de sorte que lorsque ce bloc de données apparaît, les mots PCM correspondant au canal de gauche et du canal de droite compris dans le bloc de transmission dans les canaux Zo ... Zu à l'entrée du multiplexeur 90 peuvent être exprimés par [L0-6(3D + d), R0-24D, Lipomi, Rijsd, L2-6(7D + d), R2-48D, L3_6(9D + db R3-6OD, UälüDnl), R4-72D, L5-6(I3D + d)> R5 48D]. La relation ci-dessus représente la relation de temps entre le bloc de transmission délivré au multiplexeur 90 et le bloc de données produit à la sortie du circuit 30.

De même, si l'on admet que le bloc de transmission (Lo, Ro ... Ls, R5) est produit à la sortie du circuit de distribution 30 et si le mot de parité Px est égal à Po, que le mot de parité de matrice Qx est égal à Qo, que le mot de parité Ry est égal à Ro et que le mot de parité de matrice Sy est égal à So, les mots correcteurs d'erreurs Pz, Qz, Rz et Sz compris dans le bloc de transmission délivré au multiplexeur 90 peuvent alors être respectivement représentés par Po 6(D+di, Qo-hd, Ro-gd et So. Ceci représente la relation de temps retardée ou l'interfoliage dans le temps des mots correcteur d'erreurs compris dans un bloc de transmission donné.

Comme indiqué plus haut, le multiplexeur 90 est de préférence utilisé pour rendre séquentiel chaque bloc de transmission selon la distribution représentée en fig. 2. Cependant, si désiré, chaque mot PCM de correction d'erreurs compris dans le bloc de transmission peut être enregistré directement dans un enregistreur PCM adéquat ayant, par exemple, une tête multiple fixe. Le bloc de transmission peut donc être enregistré sur des pistes parallèles dans un milieu d'enregistrement par une tête multiple ou par une tête multi-fentes de type conventionnel. Toutefois, pour l'utilisation du multiplexeur 90, le bloc de transmission peut être enregistré sur un seul canal, par exemple, d'une bande magnétique, d'un disque d'enregistrement adéquat ou d'autres milieux utilisés de manière conventionnelle dans les systèmes d'enregistrement PCM.

En retardant de manière sélective les mots alternés (par exemple les mots alternés de correction d'erreurs et les mots PCM) d'un montant d, avec d = D/8, un mot de 16 bits compris dans le bloc de transmission, tel que le mot de 16 bits dans le canal Zo, ne correspond pas bit à bit à l'échantillon du signal audio. Ce mot de 16 bits est néanmoins désigné par mot PCM.

Bien que non représenté, lorsque le bloc de transmission qui a été enregistré dans le milieu d'enregistrement est ultérieurement reproduit, les retards sélectifs d sont annulés en retardant par exemple d'un montant d les mots auxquels le retard additionnel n'a pas été imparti. Comme alternative, les mots qui ont été retardés par le retard additionnel d peuvent être retardés, lors de la reproduction, par le montant (D-d) et les autres mots par le montant D. Dans tous les cas, le bloc de données interfolié Yo ... Yu ainsi que les mots de correction d'erreurs Ry et Sy sont recouvrés avec les relations de temps correctes. Si n'importe quel mot PCM interfolié est erroné, il peut être corrigé à l'aide des techniques de correction d'erreurs conventionnelles en utilisant les mots de correction d'erreurs Ry et Sy. Ensuite, les mots PCM interfoliés dans les canaux Yo ... Yn sont désinterfoliés en retardant par exemple ces mots PCM d'un montant en relation inverse des retards impartis par les circuits de retard 50 ... 63. De même, les mots de correction d'erreurs Py et Qy sont retardés de manière adéquate afin de recouvrer les mots de correction d'erreurs Px et Qx avec la même relation de temps qui se présentait entre ces mots et le bloc de données primitives. Ensuite, toute erreur dans les mots PCM désinterfoliés peut être corrigée en utilisant les mots de correction d'erreurs désinterfoliés Px et Qx et les techniques de correction connues.

La fig. 1 montre un aspect important de l'invention: l'utilisation d'un code de détection d'erreurs, utilisé jusqu'ici dans les techniques de codage de correction d'erreurs est évitée. Ceci signifie que l'intervalle de temps occupé antérieurement par exemple par un mot de code CRC peut être maintenant occupé par un mot PCM. En éliminant la nécessité d'un code de détection d'erreurs, la redondance du signal de correction d'erreurs codé est diminuée ou, en d'autres termes, la densité d'information ou d'enregistrement de l'information utile est augmentée.

La fig. 3 montre une autre forme d'exécution de l'invention. Il s'agit d'une amélioration de la forme d'exécution de la fig. 1.

La forme d'exécution de la fig. 3 diffère de celle de la fig. 1 en ce que le mot de parité retardé Py et le mot de parité de matrice retardé Qy sont tous deux délivrés au générateur 70 de code de correction d'erreurs. En particulier, le mot de parité Py est délivré au générateur 71' de mot de parité et le mot de parité de matrice Qy est délivré au générateur 72' de matrice de parité. En conséquence, le mot de parité Ry est obtenu par l'addition modulo 2 des mots PCM interfoliés dans les canaux Yo ... Yn avec le mot de parité Pv. Le mot de parité de matrice Sy est aussi obtenu comme résultat de la multiplication du mot de parité de matrice Qy avec la matrice de génération prédéterminée et l'addition modulo 2 de ce produit avec le produit obtenu par multiplication des mots PCM interfoliés avec la matrice de génération. Ainsi, le mot de parité Ry est fonction du mot de parité Py et aussi des mots PCM interfoliés et le mot de parité de matrice Sy est fonction du mot de parité de matrice Qy et aussi des mots PCM interfoliés.

Si, pendant la reproduction ou la réception du bloc de transmission, le mot de parité Py ou le mot de parité Qy est erroné, cette erreur est corrigeable en utilisant respectivement le mot de parité Ry ou le mot de parité de matrice Sy, comme dans les techniques de correction d'erreurs conventionnelles. Lorsque les mots Py et Qy sont corrigés, toute erreur présente dans le bloc de données primitif recouvré peut donc être corrigée. Si par contre, les mots de correction d'erreurs Py et Qy ne peuvent pas être corrigés, comme dans l'exemple de la fig. 1, une erreur dans le bloc de données primitif recouvré ne peut pas être corrigée. L'exemple de la fig. 3 présente donc un pouvoir de correction supérieur à celui de la fig. 1.

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La fig. 4 montre un circuit améliorant celui de la fig. 3. En fig. 4, le mot de parité Ry produit par le générateur 71" de mot de parité dans le générateur 70' ' de code de correction d'erreurs est d'abord soumis au retard additionnel d puis renvoyé et délivré comme mot de parité Rx au générateur 41' de mot de parité compris dans le générateur 40' de code de correction d'erreurs. Plus particulièrement, le mot de parité retardé et renvoyé, Rz, est délivré à travers un circuit de retard 88 supplémentaire de manière à être retardé d'un montant (D-d). De même, le mot de parité de matrice Sy produit par le générateur 72' ' de matrice de parité du générateur 70' ' de code de correction d'erreurs est renvoyé et délivré au générateur 42' ' de matrice de parité du générateur 40' de code de correction d'erreurs. En conséquence, le mot de parité Px est produit en fonction des mots PCM compris dans le bloc de données délivré au générateur 40' et aussi du mot de parité Rx renvoyé. De même, le mot de parité de matrice Qx est produit en fonction des mots PCM compris dans le bloc de données délivré au générateur 40' et aussi du mot de parité de matrice Sy renvoyé. Il résulte de ce «croisement» de mots de correction d'erreurs entre les générateurs respectifs de code de correction d'erreurs, que des erreurs présentes dans les mots correcteur d'erreurs Ry et Sy reproduits ou reçus sont corrigées respectivement en utilisant les mots de correction d'erreurs Px et Qx. De même, des erreurs présentes dans des mots correcteurs d'erreurs Py et Qy reproduits ou reçus sont corrigées en utilisant respectivement les mots Ry et Sy. En conséquence, et puisque des mots erronés de correction d'erreurs peuvent être corrigés, des mots PCM erronés qui ne seraient autrement pas corrigeable, peuvent être corrigés. Le circuit de la fig. 4 a donc un pouvoir de correction supérieur à celui de la fig. 3.

La fig. 5 montre une autre forme d'exécution de l'invention. Dans cette figure, les éléments semblables aux éléments décrits précédemment sont désignés par les mêmes nombres commençant par le chiffre «1». Le générateur 170 de code correcteur d'erreurs reçoit les mots de correction d'erreurs Py et Qy délivrés par le générateur 140 de code de correction d'erreurs. Le générateur 140 reçoit les mots de correction d'erreurs Rx et Sx délivrés tous deux par le générateur 170. Ce «croisement» de mots de correction d'erreurs est donc similaire à celui mentionné dans l'exemple de la fig. 4. Le circuit de distribution 130 reçoit les mots PCM successifs du canal de gauche sur sa borne 110 et les mots PCM successifs du canal de droite sur sa borne 120. Les canaux Xo ... Xu sont couplés aux circuits de retard 150, 151 ... 160 et, comme précédemment, ces canaux sont tous couplés au générateur de mot de parité 141 et au générateur 142 de matrice de parité compris tous deux dans un générateur 140 de code de correction d'erreurs. Les circuits de retard 150 ... 160 diffèrent de ceux (52 ... 63) décrits précédemment par les retards qu'ils impartissent. Aucun retard n'est imparti aux mots PCM du canal X0.

Le canal Xi est couplé au circuit de retard 150 produisant un retard (D-d) imparti aux mots PCM Ro, Rf,, R12 .... Le canal X2 est couplé au circuit de retard 151 produisant un retard 2(D-d) imparti aux mots PCM Lj, L7, Ln .... De manière similaire, les mots PCM dans les canaux X3 ... Xn sont respectivement soumis aux retards des circuits 152 ... 160, chacun de ces retards étant un multiple de (D-d) où D est égal à la période d'un mot de données et d est une fraction prédéterminée (par exemple D/8) de D. Les circuits de retard 150 ... 160 permettent d'interfolier les mots PCM de manière à former un bloc de données interfolié de mots PCM délivrés dans les canaux Yo ... Yu. Comme indiqué plus haut, les mots PCM dans le canal Xo ne sont pas retardés.

La série des mots de parité Px est retardée par le circuit 161 pour produire les mots de parité retardés Py. Ce retard est égal à 12 (D-d). La série des mots de parité de matrice Qx est retardée par le circuit 162 pour produire les mots de parité de matrice retardés Qy. Le circuit 162 imparti un retard de 13 (D-d). Les circuits de retard 150 ... 162 impartissent donc des retards sélectifs, chacun de ceux-ci étant un multiple de (D-d), produisant un interfoliage des mots PCM et des mots de correc-5 tion d'erreurs pour former un bloc de données interfolié.

Les mots PCM interfoliés dans les canaux Yo ... Yn sont délivrés à la fois au générateur 171 de mot de parité et au générateur 172 de matrice de parité, ces générateurs recevant aussi respectivement le mot de parité retardé Py et le mot de parité de 10 matrice retardé Qy. De cette manière, le générateur 171 produit la série des mots de parité Ry et le générateur 172 la série des mots de parité de matrice Sy. Les mots de parité Ry sont renvoyés au générateur 141 dans le générateur 140 de code de correction d'erreurs à travers le circuit de retard 195. Celui-ci 15 imparti un retard de 14(D-d), le mot de parité retardé étant désigné par Rx. De manière similaire, les mots de parité de matrice Sy sont renvoyés au générateur 142 de matrice de parité à travers le circuit de retard 196. Celui-ci imparti un retard de 15(D-d), le mot de parité de matrice étant désigné par Sx. 20 Les mots PCM interfoliés dans les canaux Yo ... Yn sont soumis à des retards additionnels sélectifs par les circuits de retard 180 ... 190. En particulier, les mots PCM dans le canal Yo ne sont soumis à aucun retard. Les mots PCM dans le canal Yi sont retardés par le circuit 180 d'un montant d, les mots 25 PCM dans le canal Y2 sont retardés par le circuit 181 d'un montant 2d, etc., les mots PCM dans le canal Yn étant retardés d'un montant lld par le circuit 190. Les circuits 180 ... 190 tendent donc à annuler une partie des retards impartis respectivement par les circuits de retard 150 ... 160, pour produire des 30 mots PCM interfoliés dans les canaux Zo ... Zn, chacun de ceux-ci présentant un retard respectif égal à un multiple entier (0, 1, 2 ... 11) de la période D d'un mot de données.

De manière similaire, les mots de parité retardés Py sont retardés par le circuit de retard 191 d'un montant 12d, les mots 35 de parité de matrice retardés Qy sont retardés par le circuit 192 d'un montant 13d, les mots de parité Ry étant retardés par le circuit 193 d'un montant 14d et les mots de parité de matrice Sy étant retardés par le circuit 194 d'un montant 15d. Le circuit 191 tend à annuler une partie du retard imparti par le circuit 40 161, ce qui produit des mots de parité Pz retardés de 12D. Le circuit 192 tend à annuler une partie du retard imparti par le circuit 162, ce qui produit des mots de parité de matrice Qz retardés de 13D. De manière similaire, les circuits 193 et 194 tendent à annuler une partie des retards impartis par les circuits 45 195 et 196.

En conséquence, le multiplexeur 200, qui peut être semblable au multiplexeur 90, reçoit un bloc de transmission formé de mots interfoliés. En particulier, ce bloc de transmission est formé de mots PCM interfoliés dans les canaux Zo ... Zn ainsi 50 que les mots de correction d'erreurs interfoliés Pz, Qz, Rz et Sz. Le multiplexeur 200 permet de convertir en série le bloc de transmission à ses entrées formé de mots en parallèle, ce qui produit le bloc de transmission illustré en fig. 2.

La description détaillée précédente montre que les différen-55 tes formes d'exécution de la présente invention évitent la nécessité d'un code détecteur d'erreurs, tel que le code CRC. Toutefois, si un tel code CRC est désirable, afin de permettre l'identification de mots particuliers pouvant être erronés pendant la reproduction ou la réception du bloc de transmission, le 60 code CRC ou un autre code détecteur d'erreur, peut être introduit dans le bloc de transmission de la fig. 2. Par exemple, le code CRC peut être introduit avant les mots de correction d'erreurs.

En raison des avantages obtenus par la présente invention, 65 le taux d'erreurs (plus petit que l'unité) est remarquablement amélioré après la correction d'erreurs. Il en résulte que le nombre d'erreurs subsistant après l'opération de correction d'erreurs est beaucoup moins grand que celui obtenu par les

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8

techniques connues. Par exemple, si le taux d'erreurs de mots après correction est désigné par Pw (ce taux étant inférieur à l'unité), le taux d'erreurs de mots obtenu par la présente invention est de l'ordre de grandeur de Pw8 à Pw12. En comparaison, avec les techniques connues utilisant un code détecteur d'erreurs, tel que le code CRC, on obtient un taux de Pw3. En conséquence, le pouvoir correcteur d'erreurs de la présente invention est remarquablement amélioré.

La présente invention a été décrite à l'aide d'exemples représentant des formes préférées de l'invention. Cependant, il est s possible de prévoir différents changements ou modifications sans s'écarter de l'esprit ni sortir du cadre de l'invention.

v

3 feuilles dessins

Claims

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2

REVENDICATIONS

1. Procédé de transmission de mots de données digitaux, comprenant les étapes suivantes:

distribuer les mots de données successifs dans une pluralité de canaux respectifs pour former des blocs de données successifs, chaque bloc étant formé des mots de données dans ladite pluralité de canaux,

produire un premier code de correction d'erreurs en fonction des mots compris dans ledit bloc de données,

retarder sélectivement à l'aide de différents retards respectifs dans le temps les mots de données compris dans ledit bloc de données pour former un bloc de données interfolié dans le temps formé de mots de données interfoliés dans le temps,

produire un second code de correction d'erreurs en fonction des mots compris dans ledit bloc de données interfolié, et combiner ledit premier code de correction d'erreurs, ledit second code de correction d'erreurs et ledit bloc de données interfolié pour former un bloc de transmission,

caractérisé en ce que ledit premier code de correction d'erreurs est utilisé pour corriger au moins un mot erroné dans ledit bloc de données et en ce que ledit second code de correction d'erreurs est utilisé pour corriger au moins un mot erroné dans ledit bloc de données interfolié.
2. Procédé selon la revendication 1, caractérisé en ce que ladite étape de production du second code de correction d'erreurs utilise ledit premier code de correction d'erreurs et les mots dudit bloc de données interfolié pour produire ledit second code de correction d'erreurs.
3. Procédé selon la revendication 1, caractérisé en ce que ladite étape de production du premier code de correction d'erreurs utilise ledit second code de correction d'erreurs et les mots dudit bloc de données pour produire ledit premier code de correction d'erreurs.
4. Procédé selon la revendication 1, caractérisé en ce que ladite étape de production du premier code de correction d'erreurs comprend la production d'un premier mot de parité au moins en fonction des mots compris dans ledit bloc de données et la production d'un premier mot de parité de matrice au moins en fonction des mots compris dans ledit bloc de données multipliés par une matrice de génération prédéterminée.
5. Procédé selon la revendication 4, caractérisé par le fait que ladite matrice de génération est formée des éléments non nuls d'un champ de Galois.
6. Procédé selon la revendication 4, caractérisé en ce que ladite étape de production du second code de correction d'erreurs comprend la production d'un second mot de parité au moins en fonction des mots compris dans ledit bloc de données interfolié et la production d'un second mot de parité de matrice au moins en fonction des mots compris dans ledit bloc de données interfòlié multiplié par une matrice de génération prédéterminée.
7. Procédé selon la revendication 6, caractérisé en ce que ledit second mot de parité est fonction desdits mots compris dans ledit bloc de données interfolié et dudit premier mot de parité et en ce que ledit second mot de parité de matrice est fonction desdits mots compris dans ledit bloc de données interfolié et dudit premier mot de parité de matrice, lesdits mots compris dans ledit bloc de données interfolié et ledit premier mot de parité de matrice étant tous multipliés par ladite matrice de génération prédéterminée.
8. Procédé selon la revendication 7, caractérisé en ce que ledit premier mot de parité est fonction desdits mots compris dans ledit bloc de données et dudit second mot de parité et en ce que ledit premier mot de parité de matrice est fonction desdits mots compris dans ledit bloc de données et dudit second mot de parité de matrice, lesdits mots compris dans ledit bloc de données et ledit second mot de parité de matrice étant tous multipliés par ladite matrice de génération prédéterminée.
9. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre une étape dans laquelle ledit premier code de correction d'erreurs est sélectivement retardé pour interfolier ledit premier code de correction d'erreurs avec lesdits mots interfoliés dans ledit bloc de transmission.
10. Procédé selon la revendication 9, caractérisé en ce que chaque retard imparti auxdits mots et audit premier code de correction d'erreurs est un multiple de D, où D est la période de temps occupée par chaque mot de données dans un canal.
11. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre une étape dans laquelle un retard additionnel de valeur d est imparti aux mots de données interfoliés et aux codes de correction d'erreurs compris dans ledit bloc de transmission, le retard additionnel d étant une fraction prédéterminée de la période D.
12. Procédé selon la revendication 9, caractérisé en ce que chaque retard imparti auxdits mots et audit premier code de correction d'erreurs est un multiple de (D — d), où D est la période de temps occupée par chaque mot de données dans un canal et d est une fraction prédéterminée de D.
13. Procédé selon la revendication 12, caractérisé en ce qu'il comprend en outre une étape dans laquelle des retards additionnels respectifs multiples de d sont impartis auxdits mots interfoliés et auxdits codes de correction d'erreurs compris dans ledit bloc de transmission.
14. Dispositif de codage correcteur d'erreurs pour la mise en oeuvre du procédé selon la revendication 1 pour des mots PCM successifs, comprenant des moyens de distribution (30) pour distribuer lesdits mots PCM successifs dans une pluralité de canaux respectifs (X0 ... XI1) pour former des blocs de données successifs, chaque bloc comprenant les mots PCM dans ladite pluralité de canaux, des premiers moyens (40) de code de correction d'erreurs recevant les mots PCM d'un bloc de données pour produire un premier code de correction d'erreurs en fonction des mots compris dans ledit bloc de données, des moyens de retard (50 ... 63) recevant les mots PCM d'un bloc de données pour retarder sélectivement par différents retards respectifs lesdits mots PCM et former un bloc de données interfolié dans le temps comprenant des mots PCM interfoliés dans le temps, des seconds moyens (70) de code de correction d'erreurs recevant lesdits mots PCM interfoliés dans un bloc de données interfolié pour produire un second code de correction d'erreurs en fonction desdits mots PCM interfoliés et des moyens (90) pour combiner ledit premier code de correction d'erreurs, ledit second code de correction d'erreurs et ledit bloc de données interfolié et former un bloc de transmission, caractérisé en ce que ledit premier code de correction d'erreurs est utilisé pour corriger au moins un mot erroné dans ledit bloc de données et en ce que ledit second code de correction d'erreurs est utilisé pour corriger au moins un mot erroné dans ledit bloc de données interfolié.
15. Dispositif selon la revendication 14, caractérisé en ce que lesdits premiers moyens de code de correction d'erreurs comprennent des premiers moyens (41) générateurs de parité recevant au moins les mots compris dans ledit bloc de données pour produire un premier mot de parité et des premiers moyens (42) générateurs de parité de matrice recevant au moins les mots compris dans ledit bloc de données pour produire un premier mot de parité de matrice en réponse à la multiplication desdits mots avec le contenu d'une matrice de génération prédéterminée.
16. Dispositif selon la revendication 15, caractérisé en ce que ledit contenu est formé des éléments non nuls d'un champ de Galois.
17. Dispositif selon la revendication 15, caractérisé en ce que lesdits seconds moyens de code de correction d'erreurs comprennent des seconds moyens (71) générateurs de parité recevant au moins les mots compris dans ledit bloc de données

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interfolié pour produire un second mot de parité et des seconds moyens (72) générateurs de parité de matrice recevant au moins les mots compris dans ledit bloc de données interfolié pour produire un second mot de parité de matrice en réponse à la multiplication desdits mots interfoliés avec le contenu d'une seconde matrice de génération prédéterminée.
18. Dispositif selon la revendication 17, caractérisé en ce qu'il comprend en outre des moyens (50) pour délivrer ledit premier mot de parité auxdits seconds moyens (71') générateurs de parité et des moyens (51) pour délivrer ledit premier mot de parité de matrice auxdits second moyens (72' ) générateurs de parité de matrice.
19. Dispositif selon la revendication 18, caractérisé en ce qu'il comprend en outre des moyens (80, 88, 195) pour délivrer ledit second mot de parité auxdits premiers moyens (41', 141) générateurs de parité et des moyens (196) pour délivrer ledit second mot de parité de matrice auxdits premiers moyens (42', 142) générateurs de parité de matrice.
20. Dispositif selon la revendication 14, caractérisé en ce qu'il comprend en outre des moyens (50, 51, 161, 162) de retard de code de correction d'erreurs pour retarder sélectivement ledit premier code de correction d'erreurs afin d'interfolier dans le temps ledit premier code de correction d'erreurs avec lesdits mots PCM interfoliés dans ledit bloc de transmission.
21. Dispositif selon la revendication 20, caractérisé en ce que chaque retard imparti auxdits mots PCM et audit premier code de correction d'erreurs est un multiple de D, où D est la période de temps occupée par chaque mot PCM dans un canal.
22. Dispositif selon la revendication 21, caractérisé en ce qu'il comprend en outre des moyens (80 ... 87) de retard additionnel pour retarder de manière alternée d'une valeur additionnelle d, les mots PCM interfoliés et les codes de correction d'erreurs compris dans ledit bloc de transmission, où d est une fraction prédéterminée de D.
23. Dispositif selon la revendication 20, caractérisé en ce que chaque retard imparti auxdits mots PCM et audit premier code de correction d'erreurs est un multiple de (D — d), où D est la période de temps occupée par chaque mot PCM dans un canal et d est une fraction prédéterminée de D.
24. Dispositif selon la revendication 23, caractérisé en ce qu'il comprend en outre des moyens (180 ... 194) de retard additionnel pour impartir des retards additionnels de valeurs respectives multiples de d aux mots PCM interfoliés et aux codes de correction d'erreurs compris dans ledit bloc de transmission.
25. Dispositif selon la revendication 14, caractérisé en ce que ledit bloc de données et ledit bloc de données interfolié sont formés chacun de mots PCM en parallèle.