BR102018013849A2 - Módulo semicondutor - Google Patents

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BR102018013849A2
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BR
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semiconductor substrate
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semiconductor
peripheral edge
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BR102018013849-9A
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Ryosuke SHIIZAKI
Masaki Aoshima
Original Assignee
Toyota Jidosha Kabushiki Kaisha
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Abstract

"módulo semicondutor" é revelado um módulo semicondutor (10) que inclui um substrato semicondutor (30), um primeiro eletrodo (32) em contato com uma primeira superfície do substrato semicondutor (30), um segundo eletrodo (34) em contato com uma segunda superfície do substrato semicondutor. (30), um primeiro condutor (12) conectado ao primeiro eletrodo (32) via uma primeira camada de solda (18), e um segundo condutor (24) conectado ao segundo eletrodo (34) via uma segunda camada de solda (22). o segundo eletrodo se sobrepõe a todo o primeiro eletrodo e é mais largo que o primeiro eletrodo, quando visto ao longo de uma direção de espessura do substrato semicondutor. uma parte rebaixada (40) localizada ao longo de uma borda periférica externa do primeiro eletrodo é disposta em uma superfície de união do segundo condutor em contato com a segunda camada de solda, a fim de sobrepor-se à borda periférica externa do primeiro eletrodo quando o substrato semicondutor é visto ao longo da direção da espessura.

Description

MÓDULO SEMICONDUTOR
ANTECEDENTES DA INVENÇÃO
1. CAMPO DA INVENÇÃO [001] A técnica que é divulgada neste relatório descritivo refere-se a um módulo semicondutor.
2. DESCRIÇÃO DA TÉCNICA RELACIONADA [002] A Publicação do Pedido de Patente Japonês Não Examinada N°2016046497 (JP 2016-046497 A) divulga um módulo semicondutor no qual os condutores são unidos por solda a ambas superfícies de um chip semicondutor. A FIG. 18 é uma vista parcial ampliada do módulo semicondutor divulgado em JP 2016-046497 A. Como ilustrado na FIG. 18, um chip semicondutor 160 tem um substrato semicondutor 150, um primeiro eletrodo 110 em contato com uma superfície 150a do substrato semicondutor 150 e um segundo eletrodo 120 em contato com a outra superfície 150b do substrato semicondutor 150. O primeiro eletrodo 110 está ligado a um primeiro condutor 114 por uma camada de solda 112 e o segundo eletrodo 120 está ligado a um segundo condutor 124 por uma camada de soldadura 122. Cada um dos primeiro e o segundo condutor 114, 124 funcionam como um elemento de dissipação de calor liberando calor do substrato semicondutor 150.
SUMARIO DA INVENÇÃO [003] Um eletrodo (tal como um eletrodo de sinal) diferente do primeiro eletrodo 110 está disposto na superfície 150a do substrato semicondutor 150, e assim o primeiro eletrodo 110 é menor em tamanho que o segundo eletrodo 120. Cada um do primeiro eletrodo condutor 114, e o segundo eletrodo condutor 124, e o substrato semicondutor 150 expandem, termicamente, quando o substrato semicondutor 150 gera calor. Nesse momento, a quantidade de expansão do primeiro condutor 114 e a quantidade de expansão do segundo condutor 124 excedem a quantidade de expansão do substrato semicondutor 150, uma vez que o
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2/15 coeficiente de expansão linear do primeiro condutor 114 e o coeficiente de expansão linear do segundo condutor 124 são maiores do que o coeficiente de expansão linear do substrato semicondutor 150. A camada de solda 112 é puxada para o lado periférico externo devido à expansão térmica do primeiro condutor 114. A camada de solda 122 é puxada para o lado periférico externo devido à expansão térmica do segundo condutor 124. A tensão é repetidamente aplicada às camadas de solda 112, 122, uma vez que o substrato semicondutor 150 gera, repetidamente, calor. Então, a solda move-se para o lado periférico externo na camada de solda 112 e a solda move-se para o lado periférico externo na camada de solda 122, como indicado pelas setas na FIG. 18, devido ao fenômeno de fluidez da solda. À medida que o fenómeno de fluidez da solda prossegue a solda que se move para o lado periférico externo na camada de solda 112 pressuriza o substrato semicondutor 150 para baixo perto de uma borda periférica externa 110a do primeiro eletrodo 110 como indicado pelas setas 190 na FIG. 19. Como resultado, o substrato semicondutor 150 se inclina para baixo na borda periférica externa 110a do primeiro eletrodo 110, como ilustrado na FIG. 19. Como resultado da pressurização pelo substrato semicondutor 150 que é deformado para baixo, a solda na camada de solda 122 move-se da parte pressurizada para os arredores. Como resultado, parte da solda na camada de solda 122 move-se em direção à parte inferior da parte média do primeiro eletrodo 110, como indicado pelas setas 192 na FIG. 19. Consequentemente, a camada de solda 122 pressuriza o substrato semicondutor 150 para cima na posição da parte mediana do primeiro eletrodo 110 e o substrato semicondutor 150 deforma-se para cima. A degradação do substrato semicondutor 150 resulta do empenamento do substrato semicondutor 150 ilustrado na FIG. 19. A seguir, a confiabilidade do módulo semicondutor é reduzida. Embora o chip semicondutor 160 esteja coberto com resina isolante nas FIGS. 18 e 19 foi confirmado que o empenamento, como na FIG. 19 ocorre mesmo em um caso em
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3/15 que o chip semicondutor não é coberto com resina isolante. Portanto, este relatório descritivo propõe uma técnica para suprimir o empenamento do substrato semicondutor atribuível a um fenômeno de fluidez de solda em um módulo semicondutor.
[004] Um aspecto da divulgação refere-se a um módulo semicondutor incluindo um substrato semicondutor, um primeiro eletrodo em contato com uma primeira superfície do substrato semicondutor em uma faixa, com exceção de uma região periférica externa da primeira superfície do substrato semicondutor, um segundo eletrodo em contato com uma segunda superfície do substrato semicondutor, a primeira superfície e a segunda superfície sendo superfícies opostas do substrato semicondutor, um primeiro condutor conectado ao primeiro eletrodo através de uma primeira camada de solda e um segundo condutor conectado ao segundo eletrodo através de uma segunda camada de solda. O segundo eletrodo se sobrepõe ao primeiro eletrodo por completo, sendo mais largo que o primeiro eletrodo quando visto ao longo de uma direção de espessura do substrato semicondutor. Uma parte rebaixada localizada ao longo de uma borda periférica externa do primeiro eletrodo fica situada em uma superfície de união do segundo condutor em contato com a segunda camada de solda para sobrepor-se à borda periférica externa do primeiro eletrodo quando o substrato semicondutor é visto ao longo da direção da espessura [005] No módulo semicondutor, a parte rebaixada localizada ao longo da borda periférica externa do primeiro eletrodo é disposta na superfície de união do segundo condutor em contato com a segunda camada de solda para sobrepor-se a borda periférica externa do primeiro eletrodo, quando o substrato semicondutor é visto ao longo da direção da espessura. Uma vez que a segunda camada de solda na parte rebaixada (isto é, a segunda camada de solda abaixo da borda periférica externa do primeiro eletrodo) é espessa, a segunda camada de solda na parte
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4/15 rebaixada tem uma elasticidade relativamente alta. Por conseguinte, mesmo quando o substrato semicondutor é pressurizado para abaixo da borda periférico externa do primeiro rebaixada devido ao fenômeno de fluidez da primeira camada de solda, é improvável que ocorra um fenómeno de deformação na segunda camada de solda na parte rebaixada. Por conseguinte, é improvável que a pressão no substrato semicondutor atribuível ao fenómeno de fluidez da segunda camada de solda seja gerada e a distorção do substrato semicondutor possa ser suprimida. Portanto, no módulo semicondutor de acordo com o aspecto da divulgação, é improvável que ocorra degradação com o tempo do substrato semicondutor.
BREVE DESCRIÇÃO DOS DESENHOS [006] As características, vantagens e significado técnico e industrial de modalidades exemplificativas da invenção serão descritas abaixo com referência aos desenhos anexos, nos quais numerais iguais indicam elementos semelhantes, e em que:
[007] A FIG. 1 é uma vista em corte de um módulo semicondutor;
[008] A FIG. 2 é uma vista em corte ampliada de um chip semicondutor e de seus arredores;
[009] A FIG. 3 é uma vista em planta mostrando o chip semicondutor a partir de cima;
[010] A FIG. 4 é uma vista em perspectiva de uma parte rebaixada e uma parte saliente;
[011] A FIG. 5 é um desenho explicativo de uma etapa na qual a parte rebaixada e a parte saliente são formadas;
[012] A FIG. 6 é um desenho explicativo de uma etapa na qual a parte rebaixada e a parte saliente são formadas;
[013] A FIG. 7 é uma vista em corte ampliada de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 2;
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5/15 [014] A FIG. 8 é uma vista em corte ampliada de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 2;
[015] A FIG. 9 é uma vista em corte ampliada de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 2;
[016] A FIG. 10 é uma vista em corte ampliada de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 2;
[017] A FIG. 11 é uma vista em corte de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 1;
[018] A FIG. 12 é uma vista em corte de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 1;
[019] A FIG. 13 é uma vista em corte de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 1;
[020] A FIG. 14 é uma vista em corte de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 1;
[021] A FIG. 15 é uma vista em planta de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 3;
[022] A FIG. 16 é uma vista em corte de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 3;
[023] A FIG. 17 é uma vista em corte de um módulo semicondutor de acordo com um exemplo de modificação que corresponde à FIG. 3;
[024] A FIG. 18 é uma vista em corte ampliada de um chip semicondutor de um módulo semicondutor de acordo com a técnica relacionada e das suas circunvizinhanças; e [025] A FIG. 19 é uma vista em corte ampliada do chip semicondutor do módulo semicondutor de acordo com a técnica relacionada e das suas circunvizinhanças.
DESCRIÇÃO DETALHADA DAS FORMAS DE REALIZAÇÃO
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6/15 [026] Conforme ilustrado na FIG. 1, um módulo semicondutor 10 de acordo com uma forma de realização tem uma estrutura de chumbo superior 12, um bloco de metal 16, um chip semicondutor 20, uma estrutura de chumbo inferior 24 e uma resina isolante 26.
[027] Como ilustrado na FIG. 2, o chip semicondutor 20 tem um substrato SiC 30, um eletrodo superior 32 e um eletrodo inferior 34. O eletrodo superior 32 está em contato com uma superfície superior 30a do substrato de SiC 30. A FIG. 3 é uma vista em planta mostrando o chip semicondutor 20 a partir de cima. Como ilustrado na FIG. 3, o eletrodo superior 32 cobre a parte média da superfície superior 30a do substrato de SiC 30 e não cobre a parte periférica exterior da superfície superior 30a. Um eletrodo de sinal (não ilustrado) é disposto em uma parte da parte periférica externa da superfície superior 30a. O eletrodo de sinal é conectado a um terminal de sinal (não ilustrado) por um fio. Como ilustrado na FIG. 2, o eletrodo inferior 34 cobre toda a área de uma superfície inferior 30b do substrato de SiC 30. Por conseguinte, quando visto ao longo da direção da espessura do substrato de SiC 30, como na FIG. 3, o eletrodo inferior 34 (isto é, o intervalo que tem o mesmo tamanho do substrato de SiC 30 na FIG. 3) sobrepõe-se a todo o eletrodo superior 32 e é mais largo do que o eletrodo superior 32. Um dispositivo semicondutor tal como um transistor de efeito de campo semicondutor de óxido metálico (MOSFET) para controle de alta corrente e um diodo é formado no substrato de SiC 30.
[028] O bloco de metal 16 é formado por um metal (mais especificamente, cobre). Como ilustrado nas FIGS. 1 e 2, o bloco metálico 16 está disposto acima do chip semicondutor 20. A superfície inferior do bloco metálico 16 está ligada ao eletrodo superior 32 do chip semicondutor 20 por uma primeira camada de solda 18.
[029] A estrutura de chumbo superior 12 é formada por um metal (mais especificamente, cobre). Como ilustrado na FIG. 1, a estrutura de chumbo superior 12 está disposta acima do bloco de metal 16. A superfície inferior da estrutura de
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7/15 chumbo superior 12 está ligada à superfície superior do bloco de metal 16 por uma camada de solda 14.
[030] A estrutura de chumbo inferior 24 é formada por um metal (mais especificamente, cobre). Como ilustrado nas FIGS. 1 e 2, a estrutura de chumbo inferior 24 está disposta por baixo do chip semicondutor 20. Uma superfície superior 24a da estrutura de chumbo inferior 24 está ligada ao eletrodo inferior 34 do chip semicondutor 20 por uma segunda camada de solda 22. A superfície superior 24a da estrutura de chumbo inferior 24 tem uma parte rebaixada 40 e uma parte saliente 42. Como ilustrado nas FIGS. 3 e 4, a parte rebaixada 40 circunda a parte de projeção na superfície superior 24a. Na FIG. 3, a faixa na qual a parte rebaixada 40 está disposta é indicado por uma linha diagonal. Quando visto ao longo da direção da espessura do substrato de SiC 30, como na FIG. 3, toda a borda periférica externa 32a do eletrodo superior 32 se sobrepõe à parte rebaixada 40. A parte saliente 42 é disposta em uma faixa circulada pela parte rebaixada 40. Como ilustrado nas FIGS. 2 e 4, a parte saliente 42 sobressai para além da superfície superior 24a no lado periférico exterior da parte rebaixada 40. A totalidade da parte rebaixada 40 e a parte saliente 42 é coberta com a segunda camada de solda 22. A segunda camada de solda 22 é unida à superfície da parte saliente 42, a superfície interna da parte rebaixada 40 e a superfície superior 24a no lado periférico externo da parte rebaixada 40 (superfície superior 24a próximo da parte rebaixada 40).
[031] Como ilustrado na FIG. 1, um laminado da estrutura de chumbo superior 12, o bloco de metal 16, o chip semicondutor 20, e a estrutura de chumbo inferior 24 são cobertos pela resina isolante 26. Toda a superfície do laminado exceto a superfície superior da estrutura de chumbo superior 12 e a superfície inferior da estrutura de chumbo inferior 24 é coberta pela resina isolante 26. A superfície superior da estrutura de chumbo superior 12 e a superfície inferior da estrutura de chumbo inferior 24 estão ligadas a um refrigerador (não ilustrado).
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8/15 [032] A estrutura de chumbo superior 12 e a estrutura de chumbo inferior 24 funcionam como fiação do módulo semicondutor 10. Uma corrente é permitida fluir para o chip semicondutor 20 através da estrutura de chumbo superior 12 e da estrutura de chumbo inferior 24. A estrutura de chumbo superior 12 e a estrutura de chumbo inferior 24 também funcionam como dissipador de calor. Uma vez que uma corrente flui para o chip semicondutor 20, o chip semicondutor 20 gera calor. O calor gerado pelo chip semicondutor 20 é dissipado através da estrutura de chumbo inferior 24 e dissipado através do bloco de metal 16 e da estrutura de chumbo superior 12. Consequentemente, uma vez que uma corrente flui para o chip semicondutor 20, as temperaturas da estrutura de chumbo inferior 24, do bloco de metal 16 e da estrutura de chumbo superior 12 tornam-se relativamente elevadas. O coeficiente de expansão linear da estrutura de chumbo inferior 24 e o coeficiente de expansão linear do bloco de metal 16 são mais elevados do que o coeficiente de expansão linear do substrato de SiC.30. Consequentemente, as quantidades de expansão da estrutura de chumbo inferior 24 e do bloco de metal 16 excedem a quantidade de expansão do substrato de SiC 30. Uma vez que a quantidade de expansão do substrato de SiC 30 é pequena e a quantidade de expansão da estrutura de chumbo inferior 24 é grande aplica-se uma grande tensão térmica à segunda camada de solda 22 entre o substrato de SiC 30 e a estrutura condutora 24. Consequentemente, uma vez que o chip semicondutor 20 é repetidamente energizado, a tensão térmica é aplicada repetidamente à segunda camada de solda 22 e a solda na segunda camada de solda 22 move-se para o lado periférico externo devido ao fenómeno de fluidez da solda. Uma vez que a quantidade de expansão do substrato de SiC 30 é pequena e a quantidade de expansão do bloco de metal 16 é grande, uma tensão térmica elevada é aplicada à primeira camada de solda 18 entre o substrato de SiC 30 e o bloco de metal 16. Assim, uma vez que o chip semicondutor 20 é energizado repetidamente, a tensão térmica é repetidamente
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9/15 aplicada à primeira camada de solda 18 e a solda na primeira camada de solda 18 move-se em direção ao lado periférico externo devido ao fenômeno de fluidez da solda. Uma vez que a solda na primeira camada de solda 18 se move para o lado periférico externo, a pressão aumenta na borda periférico externa da primeira camada de solda 18 (isto é, perto da borda periférica externa 32a do eletrodo superior 32). Consequentemente, a primeira camada de solda 18 pressuriza o substrato de SiC 30 para baixo perto da borda periférica externa 32a do eletrodo superior 32. A pressão é aplicada à segunda camada de solda 22 abaixo da borda periférica externa 32a do eletrodo superior 32. Desde que a parte rebaixada 40 está disposta por baixo do bordo periférico externo 32a do eletrodo superior 32, a pressão é aplicada à segunda camada de solda 22 na parte rebaixada 40. Como a segunda camada de solda 22 na parte rebaixada 40 é espessa, a segunda camada de solda 22 na parte rebaixada 40 tem elasticidade relativamente alta, sendo improvável que seja deformada plasticamente. Consequentemente, mesmo quando a pressão é repetidamente aplicada à segunda camada de solda 22 na parte rebaixada 40, é improvável que ocorra um movimento de solda atribuível à pressão. Uma vez que a estrutura de chumbo inferior 24 tem a parte saliente 42, um movimento da solda na segunda camada de solda 22 na direção da parte média é dificultada pelas superfícies laterais da parte saliente 42. Consequentemente, na segunda camada de solda 22, um movimento da solda em direção à parte media como indicado pelas setas 192 na FIG. 19 raramente ocorre. Por conseguinte, no módulo semicondutor 10 de acordo com a forma de realização a pressão com a qual a segunda camada de solda 22 empurra a parte mediana do substrato de SiC 30 para cima é improvável de ocorrer. Por conseguinte, no módulo semicondutor 10 de acordo com a forma de realização, o empenamento do substrato semicondutor como na FIG. 19 é suprimido. Portanto, no modulo semicondutor 10, a degradação com o tempo do substrato de SiC 30 pode ser eliminada, podendo ser mantida uma alta
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10/15 confiabilidade.
[033] Um resultado de simulação será descrito abaixo em relação ao empenamento do substrato de SiC 30 num momento em que foi aplicado um número predeterminado de ciclos térmicos. Um módulo semicondutor (Amostra 1) no qual a estrutura de chumbo inferior 24 não tem a parte rebaixada 40 e a parte saliente 42 (ou seja, um módulo semicondutor no qual a superfície superior 24a da armação de chumbo inferior 24 é plana como na técnica relacionada) resultou em uma defeito de aproximadamente 6,82 ± 10-4 mm no substrato de SiC 30. Os substratos de SiC são especialmente propensos ao empenamento, como descrito acima, porque os substratos de SiC, geralmente, são extremamente finos com uma espessura de 150 pm ou menos. Um módulo semicondutor (Amostra 2) no qual a estrutura de chumbo inferior 24 tem a parte rebaixada 40 e não tem a parte saliente 42 resultou numa distorção de aproximadamente 3,78 x 10-4 mm no substrato de SiC 30 sob as mesmas condições que a Amostra 1. A comparação entre as Amostras 1 e 2 mostra claramente que, a distorção do substrato de SiC 30 pode ser eficazmente suprimida pela parte rebaixada 40 a ser proporcionada. Um módulo semicondutor (Amostra 3) no qual a estrutura de chumbo inferior 24 tem a parte rebaixada 40 e a parte saliente 42 (isto é a configuração das Figs. 1 e 2) resultou num empenamento de aproximadamente 1,74 x 10-4 mm no substrato de SiC 30 sob as mesmas condições da Amostra 2. A comparação entre as Amostras 2 e 3 mostra claramente que o empenamento do substrato de SiC 30 pode ser mais eficazmente suprimido pela parte saliente 42 a ser proporcionada.
[034] As etapas em que a parte rebaixada 40 e a parte saliente 42 são formadas estão ilustradas nas Figs. 5 e 6. Em primeiro lugar, a superfície superior plana 24a da estrutura de chumbo inferior 24 que ainda vai ser processada é pressionada por um molde 90 ilustrado na FIG. 5. Como resultado, a parte rebaixada 40 e a parte saliente 42 são formadas. Na fase da FIG. 5, a superfície superior da
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11/15 parte saliente 42 é curva e protuberante. Na fase da FIG. 5, a borda periférica externa da parte rebaixada 40 tem uma rebarba 94. A superfície superior da parte saliente 42 e a rebarba 94 são pressionadas por um molde 92 ilustrado na FIG. 6.
Como resultado, a superfície superior da parte saliente 42 é achatada e a rebarba 94 desaparece.
[035] Um exemplo de modificação será descrito abaixo. O módulo semicondutor de acordo com o exemplo de modificação a ser descrito abaixo tem a mesma configuração que o módulo semicondutor 10 de acordo com a concretização acima descrita, exceto as partes particularmente mencionadas.
[036] A forma seccional da parte rebaixada 40 pode ser apropriadamente alterada. A FIG. 7 mostra a forma seccional da parte rebaixada 40 de acordo com o exemplo de modificação. Na FIG. 7, a parte rebaixada 40 tem uma secção transversal em forma de U. Tal como indicado pelas setas 96, na FIG. 7, uma parte mais profunda 40a da parte rebaixada 40 está posicionada no lado periférico interno da borda periférica externa 32a do eletrodo superior 32 (mais especificamente, a parte mais profunda 40a é posicionada no lado periférico interno da borda periférica externa 32a do eletrodo superior 32, quando o substrato de SiC 30 é visto ao longo da direção da espessura). Uma simulação semelhante à Amostra 1 descrita acima foi realizada com a configuração do módulo semicondutor ilustrado na FIG. 7 (Amostra 4), e a simulação resultou em um empenamento de aproximadamente 2,35 x 10-4 mm no substrato de SiC 30. Uma simulação semelhante à Amostra 4 descrita acima foi realizada com uma configuração na qual a parte mais profunda 40a é posicionada sobre o lado periférico externo da borda periférica externa 32a do eletrodo superior 32 (Amostra 5), e a simulação resultou em um empenamento de aproximadamente 2,49 x 10-4 mm no substrato de SiC. A comparação entre as Amostras 4 e 5 mostra claramente que, o empenamento do substrato de SiC 30 pode ser adicionalmente suprimido pela parte mais profunda 40a da parte rebaixada
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12/15 estando localizada no lado periférico interno da borda periférica externa 32a do eletrodo superior 32.
[037] Conforme indicado pelas setas 98, na FIG. 7, uma borda periférica externa 40b da parte rebaixada 40 é posicionada no lado periférico interno de uma borda periférica externa 30c do substrato de SiC 30 (mais especificamente, a borda periférica externa 40b é posicionada no lado periférico interno da periferia externa borda 30c quando o substrato de SiC 30 é visto ao longo da direção da espessura). O empenamento do substrato de SiC 30 na configuração da FIG. 7 (isto é, Amostra
4) é 2,35 ± 10-4 mm como descrito acima. Uma simulação semelhante à Amostra 4 descrita acima foi realizada com uma configuração na qual a borda periférica externa 40b da parte rebaixada 40 está posicionada no lado periférico externo da borda periférica externa 30c do substrato de SiC 30 (Amostra 6), e a simulação resultou em uma distorção de aproximadamente 4,56 ± 10-4 mm no substrato de SiC 30. A comparação entre as Amostras 4 e 6 mostra claramente que, o empenamento do substrato de SiC 30 pode ser ainda mais eliminado pela borda periférica externa 40b da parte rebaixada 40 sendo disposta no lado periférico interno da borda periférica externa 30c do substrato de SiC 30.
[038] A parte rebaixada 40 pode ter uma forma de corte em forma de V como na FIG. 8. A parte rebaixada 40 pode ter uma forma de secção retangular como na FIG. 9. A parte rebaixada 40 pode ter uma forma seccional em forma de fenda como na FIG. 10.
[039] Na FIG. 1, o bloco de metal 16 e a estrutura de chumbo superior 12 estão ligados pela camada de solda 14. Alternativamente, o módulo semicondutor pode ser configurado por meio de uma peça de metal 19 formada de tal modo que o bloco de metal 16 e a estrutura de chumbo superior 12 sejam integrados como ilustrado na FIG. 11. Como ilustrado na FIG. 12, a estrutura de chumbo superior 12 pode ser ligada ao eletrodo superior do chip semicondutor 20 através da primeira
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13/15 camada de solda 18 e sem o bloco de metal 16. Como ilustrado na FIG. 13, um terminal 12a mais fino do que a estrutura de chumbo superior 12 pode ser ligado à superfície superior do bloco metálico 16. Como ilustrado na FIG. 14, um terminal fino
12b pode ser ligado ao eléctrodo superior do chip semicondutor 20, mas não através do bloco metálico 16.
[040] Como ilustrado na FIG. 4, no módulo semicondutor 10 de acordo com a forma de realização descrita acima, a parte rebaixada 40 tem uma forma estrutural que circunda um intervalo na superfície superior 24a da estrutura de chumbo inferior 24. Alternativamente, a parte rebaixada 40 pode não ter uma forma de estrutura na medida em que a parte rebaixada 40 está disposta ao longo da parte inferior do bordo periférico externo 32a do eletrodo superior 32. Por exemplo, como ilustrado na FIG. 15, as partes rebaixadas 40 podem ser distribuídas intermitentemente ao longo da parte inferior da borda periférica externa 32a do eletrodo superior 32. Como ilustrado na FIG. 16, uma parte rebaixada parcialmente interrompida 40 pode estender-se ao longo da parte inferior da borda periférica externa 32a do eletrodo superior 32. Na configuração que é ilustrada na FIG. 16, dois chips semicondutores 20x, 20y são montados na estrutura de chumbo inferior 24. Por exemplo, o chip semicondutor 20x pode constituir-se num MOSFET e o chip semicondutor 20y pode constituir-se num diodo. Neste caso, a parte rebaixada 40 pode não ser proporcionada nos lados do eletrodo superior 32 do chip semicondutor 20x e no eletrodo superior 32 do chip semicondutor 20y que se confrontam. Como ilustrado na FIG. 17, a parte rebaixada 40 pode ser interrompida.
[041] Embora toda a parte rebaixada 40 esteja coberta com a segunda camada de solda 22 na modalidade descrita acima, uma parte da parte rebaixada 40 pode não ser coberta com a segunda camada de solda 22.
[042] Embora o chip semicondutor 20 seja coberto com a resina isolante 26 na concretização descrita acima, o chip semicondutor 20 pode não ser coberto com
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14/15 a resina isolante 26. O chip semicondutor 20 pode ser coberto com gel de silicone ou semelhante em vez da resina isolante 26.
[043] Relacionamentos entre os componentes do módulo semicondutor de acordo com a forma de realização descrita acima e os componentes do módulo semicondutor de acordo com a divulgação serão descritos abaixo. O eletrodo superior de acordo com a modalidade é um exemplo de um primeiro eletrodo de acordo com a divulgação. O eletrodo inferior de acordo com a modalidade é um exemplo de um segundo eletrodo de acordo com a divulgação. O quadro de chumbo superior de acordo com a forma de realização é um exemplo de um primeiro condutor de acordo com a descrição. O quadro de chumbo inferior de acordo com a forma de realização é um exemplo de um segundo condutor de acordo com a descrição. A parte saliente de acordo com a forma de realização é um exemplo de uma superfície de união numa faixa cercada por uma parte rebaixada de acordo com a descrição.
[044] Os elementos técnicos divulgados neste relatório descritivo serão listados abaixo. Cada um dos seguintes elementos técnicos é independentemente útil.
[045] No módulo semicondutor de acordo com um exemplo divulgado neste relatório descritivo, a parte rebaixada pode ter uma forma de quadro na superfície de união. Toda a borda periférica externa do primeiro eletrodo pode se sobrepor à parte rebaixada quando o substrato semicondutor é visto ao longo da direção da espessura.
[046] De acordo com a configuração acima, o empenamento do substrato semicondutor pode ser mais desejavelmente suprimido.
[047] No módulo semicondutor de acordo com o exemplo divulgado neste relatório descritivo, a superfície de união em uma faixa cercada pela parte rebaixada pode se projetar para o lado do substrato semicondutor além de uma superfície do
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15/15 segundo condutor em um lado periférico externo da parte rebaixada.
[048] De acordo com a configuração acima, o empenamento do substrato semicondutor pode ser mais desejavelmente suprimido.
[049] No módulo semicondutor de acordo com o exemplo divulgado neste relatório descritivo, uma parte mais profunda da parte rebaixada pode ser posicionada em um lado periférico interno da borda periférica externa do primeiro eletrodo, quando o substrato semicondutor é visto ao longo da direção da espessura.
[050] De acordo com a configuração acima, o empenamento do substrato semicondutor pode ser mais desejavelmente suprimido.
[051] No módulo semicondutor de acordo com o exemplo divulgado neste relatório descritivo, a segunda camada de solda pode cobrir a parte rebaixada e a superfície do segundo condutor no lado periférico externo da parte rebaixada.
[052] A forma de realização descrita em detalhe acima é apenas um exemplo e não limita o âmbito das reivindicações. A técnica divulgada no âmbito das reivindicações inclui várias modificações e alterações baseadas no exemplo específico descrito acima. Os elementos técnicos descritos neste relatório descritivo, ou nos desenhos demonstram utilidade técnica independente, ou através de várias combinações e não estão limitados às combinações divulgadas nas reivindicações depositadas. A técnica exemplificada neste relatório descritivo ou nos desenhos obtém múltiplos propósitos ao mesmo tempo e mantêm a utilidade técnica mesmo quando apenas um dos objetivos é alcançado.

Claims (8)

  1. REIVINDICAÇÕES
    1. Módulo semicondutor (10) CARACTERIZADO pelo fato de compreender: um substrato semicondutor (30);
    um primeiro eletrodo (32) em contato com uma primeira superfície do substrato semicondutor (30) em uma faixa, com exceção de uma região periférica externa da primeira superfície do substrato semicondutor (30);
    um segundo eletrodo (34) em contato com uma segunda superfície do substrato semicondutor (30), sendo a primeira superfície e a segunda superfície opostas às superfícies do substrato semicondutor (30);
    um primeiro condutor (12) ligado ao primeiro eletrodo (32) através de uma primeira camada de solda (18); e um segundo condutor (24) ligado ao segundo eletrodo (34) através de uma segunda camada de solda (22), em que:
    o segundo eletrodo (34) sobrepõe-se a todo o primeiro eletrodo (32) e é mais largo que o primeiro eletrodo (32) quando visto ao longo de uma direção de espessura do substrato semicondutor (30); e uma parte rebaixada (40) localizada ao longo de uma borda periférica externa do primeiro eletrodo (32) é disposta em uma superfície de união do segundo condutor (24) em contato com a segunda camada de solda (22) para sobrepor-se a borda periférica externa do primeiro eletrodo (32) quando o substrato semicondutor (30) é visto ao longo da direção da espessura.
  2. 2. Módulo semicondutor (10) de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que:
    a parte rebaixada (40) envolve uma faixa na superfície de união; e toda a borda periférica externa do primeiro eletrodo (32) se sobrepõe à parte rebaixada (40) quando o substrato semicondutor (30) é visto ao longo da direção da espessura.
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    2/3
  3. 3. Módulo semicondutor (10) de acordo com a reivindicação 2, CARACTERIZADO pelo fato de que a superfície de união (42) na faixa circundada pela parte rebaixada (40) se projeta para o substrato semicondutor (30) além da superfície do segundo condutor (24) num lado periférico externo da parte rebaixada (40).
  4. 4. Módulo semicondutor (10) de acordo com a reivindicação 3, CARACTERIZADO pelo fato de que uma parte mais profunda da parte rebaixada (40) está posicionada em um lado periférico interno da borda periférica externa do primeiro eletrodo (32) quando o substrato semicondutor (30) é visto ao longo da direção da espessura.
  5. 5. Módulo semicondutor (10) de acordo com qualquer uma das reivindicações 2 a 4, CARACTERIZADO pelo fato de que a segunda camada de solda (22) cobre a parte rebaixada (40) e a superfície do segundo condutor (24) no lado periférico externo. da parte rebaixada (40).
  6. 6. Módulo semicondutor (10) de acordo com qualquer uma das reivindicações 1 a 5, CARACTERIZADO pelo fato de que uma aresta periférica externa da parte rebaixada (40) está posicionada em um lado periférico interno de uma aresta periférica externa do substrato semicondutor (30) quando o substrato semicondutor (30) é visto ao longo da direção da espessura.
  7. 7. Módulo semicondutor (10) de acordo com qualquer uma das reivindicações 1 a 6, CARACTERIZADO pelo fato de que o substrato semicondutor (30) é um substrato de SiC.
  8. 8. Módulo semicondutor (10) de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que uma série de partes rebaixadas (40) localizadas ao longo da borda periférica externa do primeiro eletrodo (32) está disposta na superfície de união do segundo condutor (24) em contato com a segunda camada de
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    3/3 solda (22) para sobrepor-se à borda periférica externa do primeiro eletrodo (32) quando o substrato semicondutor (30) é visto ao longo da direção da espessura.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102163662B1 (ko) * 2018-12-05 2020-10-08 현대오트론 주식회사 양면 냉각 파워 모듈 및 이의 제조방법
JP2021005692A (ja) * 2019-06-27 2021-01-14 株式会社デンソー 半導体装置
US11776871B2 (en) * 2020-12-15 2023-10-03 Semiconductor Components Industries, Llc Module with substrate recess for conductive-bonding component

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843309A1 (de) * 1998-09-22 2000-03-23 Asea Brown Boveri Kurzschlussfestes IGBT Modul
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
RU2407106C1 (ru) * 2009-08-03 2010-12-20 Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Исток" (ФГУП НПП "Исток") Мощный полупроводниковый прибор
JP5545000B2 (ja) * 2010-04-14 2014-07-09 富士電機株式会社 半導体装置の製造方法
US8779565B2 (en) * 2010-12-14 2014-07-15 Stats Chippac Ltd. Integrated circuit mounting system with paddle interlock and method of manufacture thereof
EP2733743B1 (en) * 2011-07-11 2022-03-16 Mitsubishi Electric Corporation Power semiconductor module
JP2014067809A (ja) * 2012-09-25 2014-04-17 Hitachi Automotive Systems Ltd パワー半導体モジュールおよびその製造方法
US8921989B2 (en) * 2013-03-27 2014-12-30 Toyota Motor Engineering & Manufacturing North, America, Inc. Power electronics modules with solder layers having reduced thermal stress
JP6314433B2 (ja) * 2013-11-12 2018-04-25 株式会社デンソー 半導体装置及びその製造方法
JP5714157B1 (ja) * 2014-04-22 2015-05-07 三菱電機株式会社 パワー半導体装置
JP2016046497A (ja) 2014-08-27 2016-04-04 株式会社日立製作所 パワー半導体装置及びパワー半導体装置の製造方法
JP6152842B2 (ja) * 2014-11-04 2017-06-28 トヨタ自動車株式会社 半導体装置とその製造方法
JP6269573B2 (ja) * 2015-05-18 2018-01-31 株式会社デンソー 半導体装置
JP6610590B2 (ja) * 2017-03-21 2019-11-27 トヨタ自動車株式会社 半導体装置とその製造方法

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