TWI666748B - 半導體模組 - Google Patents

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椎崎良輔
青島正貴
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日商豐田自動車股份有限公司
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Abstract

半導體模組包括半導體基板、與半導體基板的第一表面接觸的第一電極、與半導體基板的第二表面接觸的第二電極、經由第一焊料層連接到第一電極的第一導體、以及經由第二焊料層連接到第二電極的第二導體。當沿著半導體基板的厚度方向看時，第二電極與整個第一電極重疊並且比第一電極寬。當沿著厚度方向觀察半導體基板時，沿著第一電極的外周邊緣定位的凹部被設置在與第二焊料層接觸的第二導體的接合表面中以與第一電極的外周邊緣重疊。

Description

半導體模組
本說明書中揭示的技術關於半導體模組。
日本未審查專利申請公開案號2016-046497(JP2016-046497A)揭示了一種半導體模組，其中導體藉由焊料連接到半導體晶片的兩個表面。圖18是JP 2016-046497 A中揭示的半導體模組的局部放大圖。如圖18所示，半導體晶片160具有半導體基板150、與半導體基板150的一個表面150a接觸的第一電極110以及與半導體基板150的另一個表面150b接觸的第二電極120。第一電極110藉由焊料層112連接到第一導體114，並且第二電極120藉由焊料層122連接到第二導體124。第一導體114和第二導體124中的每一個用作從半導體基板150釋放熱的散熱構件。
第一電極110以外的電極(諸如信號電極)被設置在半導體基板150的表面150a上，且因此第一電極110在尺寸上小於第二電極120。第一導體114，第二導體124和半導體基板150的每一個在半導體基板150發熱時熱膨脹。此時，由於第一導體114的線性膨脹係數和第二導體124的線性膨脹係數大於半導體基板150的線性膨脹係數，第一導體114的膨脹量和第二導體124的膨脹量超過半導體基板150的膨脹量。由於第一導體114的熱膨脹，焊料層112被拉向外周側。由於第二導體124的熱膨脹，焊料層122被拉向外周側。隨著半導體基板150重複地產生熱量，應力被重複地施加到焊料層112、122。然後，如圖18中的箭頭所示，由於焊料的潛變現象，焊料移動到焊料層112中的外周側，並且焊料移動到焊料層122中的外周側。隨著焊料的潛變現象的持續，向焊料層112中的外周側移動的焊料如圖19中的箭頭190所示，在第一電極110的外周邊緣110a附近向下對半導體基板150加壓。結果，如圖19所示，半導體基板150在第一電極110的外周邊緣110a處向下翹曲。作為由向下翹曲的半導體基板150加壓的結果，焊料層122中的焊料從加壓部分向周圍移動。結果，焊料層122中的一些焊料如圖19中的箭頭192所示朝向第一電極110的中間部分的下部移動。因此，焊料層122在第一電極110的中間部分的位置向上對半導體基板150加壓，並且半導體基板150向上翹曲。半導體基板150的劣化是由圖19所示的半導體基板150的翹曲所引起。然後，半導體模組的可靠性被降低。儘管在圖18和圖19中，即半導體晶片160被絕緣樹脂覆蓋，已經證實了即使在半導體晶片未被絕緣樹脂覆蓋的情況下也會發生圖19所示的翹曲。因此，本說明書提出了一種用於抑制半導體模組中由於焊料的潛變現象導致的半導體基板翹曲的技術。
本揭示的一個方面關於一種半導體模組，該半導體模組包括半導體基板、在除了半導體基板的第一表面的外周區域之外的範圍中與半導體基板的第一表面接觸的半導體基板的第一電極、與半導體基板的第二表面接觸的第二電極、第一表面和第二表面是半導體基板的相對表面、經由第一焊料層連接到第一電極之第一導體、以及經由第二焊料層連接到第二電極之第二導體。當沿著半導體基板的厚度方向看時，第二電極與整個第一電極重疊並且比第一電極寬。當沿著厚度方向看半導體基板時，沿著第一電極的外周邊緣定位的凹部設置在與第二焊料層接觸的第二導體的接合表面中以與第一電極的外周邊緣重疊。
在半導體模組中，當沿著厚度方向看半導體基板時，沿著第一電極的外周邊緣定位的凹部被設置在與第二焊料層接觸的第二導體的接合表面中以與第一電極的外周邊緣重疊。由於凹部中的第二焊料層(即，第一電極的外周邊緣下的第二焊料層)較厚，所以凹部中的第二焊料層具有相對高的彈性。因此，即使當半導體基板由於第一焊料層的潛變現象而被向下壓在第一電極的外周邊緣下時，潛變現象也不易出現在凹部中的第二焊料層中。因此，歸因於第二焊料層的潛變現象的半導體基板上的壓力不易被產生，並且半導體基板的翹曲可被抑制。因此，在根據本揭示的該態樣的半導體模組中，半導體基板的時間劣化不易發生。
如圖1所示，根據實施例的半導體模組10具有上引線框架12，金屬塊16，半導體晶片20，下引線框架24和絕緣樹脂26。
如圖2所示，半導體晶片20具有SiC基板30、上電極32和下電極34。上電極32與SiC基板30的上表面30a接觸。圖3是從上方表示半導體晶片20的平面圖。如圖3所示，上電極32覆蓋SiC基板30的上表面30a的中間部分，並且不覆蓋上表面30a的外周部分。信號電極(未示出)被設置在上表面30a的外周部分的一部分處。信號電極藉由佈線連接到信號端子(未示出)。如圖2所示，下電極34覆蓋SiC基板30的下表面30b的整個區域。因此，如圖3所示，沿著SiC基板30的厚度方向觀察時，下電極34(即，與圖3中的SiC基板30具有相同尺寸的範圍)與整個上電極32重疊並且比上電極32寬。如用於高電流控制的金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor；MOSFET)和如二極體之半導體裝置被形成在SiC基板30中。
金屬塊16由金屬(更具體地，銅)形成。如圖1和圖2所示，金屬塊16被設置在半導體晶片20上。金屬塊16的下表面藉由第一焊料層18連接到半導體晶片20的上電極32。
上引線框架12由金屬(更具體地，銅)形成。如圖1所示，上引線框架12被設置在金屬塊16上。上引線框架12的下表面藉由焊料層14連接到金屬塊16的上表面。
下引線框架24由金屬(更具體地，銅)形成。如圖1和圖2所示，下引線框架24被設置在半導體晶片20下。下引線框架24的上表面24a藉由第二焊料層22連接到半導體晶片20的下電極34。下引線框架24的上表面24a具有凹部40和凸部42。如圖3及圖4所示，凹部40包圍上表面24a的凸部。在圖3中，用斜線表示凹部40被設置的範圍。當沿著如圖3中所示的SiC基板30的厚度方向看時，上電極32的外周邊緣32a的整體與凹部40重疊。凸部42被設置在由凹部40包圍的範圍內。如圖2和圖4所示，凸部42向上突出超過凹部40的外周側上的上表面24a。凹部40和凸部42的整體被第二焊料層22覆蓋。第二焊料層22與凸部42的表面、凹部40的內表面、凹部40的外周側上的上表面24a(凹部40附近的上表面24a)接合。
如圖1所示，上部引線框架12、金屬塊16、半導體晶片20和下引線框架24的層疊體被絕緣樹脂26覆蓋。除了上部引線框架12的上表面和下引線框架24的下表面沒有被覆蓋之外，層疊體的整個表面被絕緣樹脂26覆蓋。上引線框架12的上表面和下引線框架24的下表面連接到冷卻器(未示出)。
上引線框架12和下引線框架24用作半導體模組10的佈線。電流被允許經由上引線框架12和下引線框架24流向半導體晶片20。上引線框架12和下引線框架24也用作散熱器。一旦電流流向半導體晶片20，半導體晶片20就產生熱量。由半導體晶片20產生的熱量經由下引線框架24被消散並且經由金屬塊16和上引線框架12被消散。因此，一旦電流流向半導體晶片20，下引線框架24、金屬塊16和上引線框架12的該等溫度變得相對地高。下引線框架24的線性膨脹係數和金屬塊16的線性膨脹係數高於SiC基板30的線性膨脹係數。因此，下引線框架24和金屬塊16的該等膨脹量超過SiC基板30的膨脹量。由於SiC基板30的膨脹量小並且下引線框架24的膨脹量大，所以高的熱應力被施加至SiC基板30和下引線框架24之間的第二焊料層22。因此，一旦半導體晶片20被重複通電，由於焊料的潛變現象，熱應力被重複施加到第二焊料層22，並且第二焊料層22中的焊料向外周側移動。由於SiC基板30的膨脹量小並且金屬塊16的膨脹量大，所以高的熱應力被施加至SiC基板30和金屬塊16之間的第一焊料層18。因此，一旦半導體晶片20重複通電，由於焊料的潛變現象，熱應力重複施加到第一焊料層18並且第一焊料層18中的焊料向外周側移動。一旦第一焊料層18中的焊料向外周側移動，則第一焊料層18的外周邊緣處(即，上電極32的外周邊緣32a附近)的壓力增加。因此，第一焊料層18在上電極32的外周邊緣32a附近向下對SiC基板30加壓。壓力被施加至在上電極32的外周邊緣32a下的第二焊料層22。由於凹部40被設置在上電極32的外周邊緣32a下，壓力被施加至凹部40中的第二焊料層22。由於凹部40中的第二焊料層22是厚的，所以第二焊料層22在凹部40中具有相對高的彈性並且不易被塑性變形。因此，即使當壓力重複施加到凹部40中的第二焊料層22，也不易產生由壓力引起的焊料移動。由於下引線框架24具有凸部42，所以第二焊料層22中的焊料向中間部分的移動受到凸部42的該等側表面的阻礙。因此，在第二焊料層22中，如圖19中的箭頭192所示朝向中間部分的焊料移動很少發生。因此，在根據該實施例的半導體模組10中，第二焊料層22所用以將SiC基板30的中間部分向上推的壓力不易被產生。因此，在根據該實施例的半導體模組10中，如圖19中的半導體基板翹曲被抑制。因此，在半導體模組10中，SiC基板30的時間劣化可以被抑制並且高可靠性可以被保持。
下面將針對在施加預定數量的熱循環時之SiC基板30的翹曲來描述模擬結果。下引線框架24不具有凹部40和凸部42的半導體模組(樣本1)(即，下引線框架24的上表面24a如相關技術中是平坦的半導體模組)在SiC基板30中導致大約6.82×10 -4mm的翹曲。如上所述，SiC基板特別容易發生翹曲，因為一般的SiC基板非常薄且厚度為150μm或更小。下引線框架24具有凹部40並且不具有凸部42的半導體模組(樣品2)在與樣品1相同的條件下的SiC基板30中導致大約3.78×10 -4mm的翹曲。樣品1和樣品2之間的比較清楚地表明了藉由凹部40被設置，SiC基板30的翹曲可以有效地被抑制。下引線框架24具有凹部40和凸部42(即，圖1和圖2的構造)的半導體模組(樣品3)在與樣品2相同的條件下的SiC基板30中導致大約1.74×10 -4mm的翹曲。樣品2和樣品3之間的比較清楚地表明了藉由凸部42被設置，SiC基板30的翹曲可以有效地被抑制。
其中形成凹部40和凸部42的複數個步驟在圖5和圖6中被示出。首先，未被處理的下引線框架24之平坦的上表面24a被圖5所示的模具90加壓。結果，形成了凹部40和凸部42。在圖5的階段中，凸部42的上表面被彎曲和是突出的。在圖5的階段中，凹部40的外周邊緣具有毛刺94。凸部42的上表面和毛刺94由圖6所示的模具92加壓。結果，凸部42的上表面被平坦化並且毛刺94消失。
下面將描述變形例。除了特別提及的部分沒有之外，以下說明的變形例的半導體模組具有與上述實施方式的半導體模組10相同的結構。
凹部40的截面形狀可以適當被改變。圖7示出了根據變形例的凹部40的截面形狀。在圖7中，凹部40具有U形截面。如箭頭96所示，在圖7中，凹部40的最深部40a位於上電極32的外周邊緣32a的內周側上(更具體而言，當沿著厚度方向看SiC基板30時，最深部40a位於上電極32的外周邊緣32a的內周側上)。利用圖7所示的半導體模組(樣品4)的結構進行與上述樣品1類似的模擬，且模擬在SiC基板30中導致約2.35×10 -4mm的翹曲。利用最深部40a位於上電極32(樣品5)的外周邊緣32a的外周側上的結構進行與上述樣品4類似的模擬，且模擬在SiC基板中導致約2.49×10 -4mm的翹曲。樣品4和樣品5之間的比較清楚地表明了藉由將凹部40的最深部40a被設置在上電極32的外周邊緣32a的內周側上，SiC基板30的翹曲可以進一步被抑制。
如箭頭98所示，在圖7中，凹部40的外周邊緣40b位於SiC基板30的外周邊緣30c的內周側(更具體而言，當沿著厚度方向看SiC基板30時，外周邊緣40b位於外周邊緣30c的內周側)。圖7(即樣品4)的結構中的SiC基板30的翹曲如上所述為2.35×10 -4mm。與上述樣品4類似的模擬藉由凹部40的外周邊緣40b位於SiC基板30(樣品6)的外周邊緣30c的外周側上的結構而被進行，且模擬導致SiC基板30中約4.56×10 -4mm的翹曲。樣品4和樣品6之間的比較清楚地表明了藉由凹部40的外周邊緣40b被設置在SiC基板30的外周邊緣30c的內周側上，SiC基板30的翹曲可進一步被抑制。
凹部40可以具有如圖8中的V形截面形狀。凹部40可以具有如圖9中的矩形截面形狀。凹部40可以具有如圖10中的階梯式截面形狀。
如圖1所示，金屬塊16和上引線框架12藉由焊料層14連接。替代地，半導體模組可以藉由所成型的金屬部分19構成，使得金屬塊16和上引線框架12被整合成如圖11所示。如圖12所示，上引線框架12可以經由第一焊料層18連接到半導體晶片20的上電極並且無經由金屬塊16。如圖13所示，比上引線框架12薄的端子12a可以連接到金屬塊16的上表面。如圖14所示，薄端子12b可以不經由金屬塊16而連接到半導體晶片20的上電極。
如圖4所示，在根據上述實施例的半導體模組10中，凹部40具有圍繞下引線框架24的上表面24a中的範圍的框架形狀。替代地，凹部40可以不具有框架形狀因為凹部40被設置沿著上電極32的外周邊緣32a的下部。例如，如圖15所示，凹部40也可以沿著上電極32的外周邊緣32a的下部間歇地分佈。如圖16所示，部分中斷的凹部40可以沿著上電極32的外周邊緣32a的下部延伸。在如圖16中所示的配置中，兩個半導體晶片20x、半導體晶片20y被安裝在下引線框架24上。例如，半導體晶片20x可以構成MOSFET並且半導體晶片20y可以構成二極體。在這種情況下，凹部40可以不被設置在彼此面對的半導體晶片20x的上電極32和半導體晶片20y的上電極32的該等側面上。如圖17所示，凹部40可以被中斷。
儘管在上述實施例中整個凹部40被第二焊料層22覆蓋，但是凹部40的一部分可以不被第二焊料層22覆蓋。
儘管在上述實施例中半導體晶片20被絕緣樹脂26覆蓋，但是半導體晶片20可以不被絕緣樹脂26覆蓋。半導體晶片20可以被矽膠等覆蓋，而不被絕緣樹脂26覆蓋。
下面將描述根據上述實施例的半導體模組的組件與根據本揭示的半導體模組的組件之間的關係。根據本實施例的上電極是根據本揭示的第一電極的示例。根據該實施例的下電極是根據本揭示的第二電極的示例。根據本實施例的上引線框架是根據本揭示的第一導體的示例。根據本實施例的下引線框架是根據本揭示的第二導體的示例。根據本實施例的凸部是根據本揭示的在由凹部圍繞的範圍中的接合表面的示例。
本說明書中揭示的技術元件將在下面列出。以下每個技術元件都是獨立有用的。
在根據本說明書中揭示的示例的半導體模組中，凹部可以在接合表面中具有框架形狀。當沿著厚度方向看半導體基板時，第一電極的整個外周邊緣可以與凹部重疊。
根據上述配置，半導體基板的翹曲可以更加期望地被抑制。
在根據本說明書中揭示的示例的半導體模組中，由凹部圍繞的範圍中的接合表面可以突出到半導體基板側超出在凹部的外周側上之第二導體的表面。
根據上述配置，半導體基板的翹曲可以更加期望地被抑制。
在根據本說明書中揭示的示例的半導體模組中，當沿著厚度方向看半導體基板時，凹部的最深部可以位於第一電極的外周邊緣的內周側上。
根據上述配置，半導體基板的翹曲可以更加期望地被抑制。
在根據本說明書中揭示的示例的半導體模組中，第二焊料層可以在凹部的外周側上覆蓋凹部和第二導體的表面。
以上詳細描述的實施例僅僅是示例，並不限制申請專利範圍的範圍。在申請專利範圍的範圍中揭示的技術包括基於上述具體示例的各種修改和變化。本說明書或附圖中描述的技術元件獨立地或透過各種組合示出技術實用性，並不限於在所提交的申請專利範圍中揭示的組合。本說明書或附圖中例示的技術同時實現多個目的，並且即使當僅實現其中一個目的時，也保持技術上的實用性。
10：半導體模組 12：上引線框架 12a：端子 12b：薄端子 14：焊料層 16：金屬塊 18：第一焊料層 19：金屬部分 20：半導體晶片 20x：半導體晶片 20y：半導體晶片 22：第二焊料層 24：下引線框架 24a：上表面 26：絕緣樹脂 30：SiC基板 30a：上表面 30b：下表面 30c：外周邊緣 32：上電極 32a：外周邊緣 34：下電極 40：凹部 40a：最深部 40b：外周邊緣 42：凸部 90：模具 92：模具 94：毛刺 96：箭頭 110：第一電極 110a：外周邊緣 112：焊料層 114：第一導體 120：第二電極 122：焊料層 124：第二導體 150：半導體基板 150a：一個表面 150b：另一個表面 160：半導體晶片 190：箭頭 192：箭頭
下面將參照附圖描述本發明的示例性實施例的特徵，優點以及技術和工業意義，其中相同的附圖標記表示相同的元件，並且其中： 　　附圖說明 　　圖1是半導體模組的剖視圖； 　　圖2是半導體晶片及其周圍的放大剖視圖； 　　圖3是表示上述半導體晶片的俯視圖； 　　圖4是凹部和凸部的立體圖； 　　圖5是形成凹部和凸部的步驟的說明圖； 　　圖6是形成凹部和凸部的步驟的說明圖； 　　圖7是與圖2對應的變形例的半導體模組的放大剖視圖； 　　圖8是與圖2對應的變形例的半導體模組的放大剖視圖； 　　圖9是與圖2對應的變形例的半導體模組的放大剖視圖； 　　圖10是與圖2對應的變形例的半導體模組的放大剖視圖； 　　圖11是與圖1對應的變形例的半導體模組的剖視圖； 　　圖12是與圖1對應的變形例的半導體模組的剖視圖； 　　圖13是與圖1對應的變形例的半導體模組的剖視圖； 　　圖14是與圖1對應的變形例的半導體模組的剖視圖； 　　圖15是與圖3對應的變形例的半導體模組的俯視圖； 　　圖16是對應於圖3的變形例的半導體模組的剖視圖； 　　圖17是與圖3對應的變形例的半導體模組的剖視圖； 　　圖18是根據現有技術的半導體模組的半導體晶片及其周圍的放大剖視圖；和 　　圖19是根據現有技術的半導體模組的半導體晶片及其周圍的放大剖視圖。

Claims (7)

  1. 一種半導體模組，其特徵在於包含：半導體基板；第一電極，在除了該半導體基板的第一表面之外周區域以外的範圍中與該半導體基板的該第一表面接觸；第二電極，與該半導體基板的第二表面接觸，該第一表面和該第二表面是該半導體基板的相對表面；第一導體，經由第一焊料層而被連接到該第一電極；以及第二導體，經由第二焊料層而被連接到該第二電極，其中：當沿著該半導體基板的厚度方向看時，該第二電極與整個該第一電極重疊並且比該第一電極寬；當沿著該厚度方向看該半導體基板時，沿著該第一電極的外周邊緣定位的凹部被設置在與該第二焊料層接觸的該第二導體的接合表面中以與該第一電極的該外周邊緣重疊；該凹部圍繞該接合表面中的範圍；並且由該凹部圍繞的範圍中的該接合表面突出到該半導體基板超出在該凹部的外周側上之該第二導體的表面。
  2. 根據申請專利範圍第1項之半導體模組，其中：當沿著該厚度方向看該半導體基板時，該第一電極的整個該外周邊緣與該凹部重疊。
  3. 根據申請專利範圍第1項之半導體模組，其中當沿著該厚度方向看該半導體基板時，該凹部的最深部位於該第一電極的該外周邊緣的內周側。
  4. 根據申請專利範圍第2至3項中任一項之半導體模組，其中該第二焊料層在該凹部的外周側上覆蓋該凹部以及該第二導體的表面。
  5. 根據申請專利範圍第1項之半導體模組，其中當沿著該厚度方向看該半導體基板時，該凹部的外周邊緣位於該半導體基板的外周邊緣的內周側上。
  6. 根據申請專利範圍第1項之半導體模組，其中該半導體基板是SiC基板。
  7. 根據申請專利範圍第1項之半導體模組，其中當沿著該厚度方向看該半導體基板時，沿著該第一電極的該外周邊緣定位的複數個該等凹部被設置在與該第二焊料層接觸的該第二導體的該接合表面中以與該第一電極的該外周邊緣重疊。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102163662B1 (ko) * 2018-12-05 2020-10-08 현대오트론 주식회사 양면 냉각 파워 모듈 및 이의 제조방법
JP2021005692A (ja) * 2019-06-27 2021-01-14 株式会社デンソー 半導体装置
US11776871B2 (en) * 2020-12-15 2023-10-03 Semiconductor Components Industries, Llc Module with substrate recess for conductive-bonding component

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110256668A1 (en) * 2010-04-14 2011-10-20 Fuji Electric Co., Ltd. Method of manufacturing semiconductor apparatus
WO2016185666A1 (ja) * 2015-05-18 2016-11-24 株式会社デンソー 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843309A1 (de) * 1998-09-22 2000-03-23 Asea Brown Boveri Kurzschlussfestes IGBT Modul
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
RU2407106C1 (ru) * 2009-08-03 2010-12-20 Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Исток" (ФГУП НПП "Исток") Мощный полупроводниковый прибор
US8779565B2 (en) * 2010-12-14 2014-07-15 Stats Chippac Ltd. Integrated circuit mounting system with paddle interlock and method of manufacture thereof
CN103650137B (zh) * 2011-07-11 2017-09-29 三菱电机株式会社 功率半导体模块
JP2014067809A (ja) * 2012-09-25 2014-04-17 Hitachi Automotive Systems Ltd パワー半導体モジュールおよびその製造方法
US8921989B2 (en) * 2013-03-27 2014-12-30 Toyota Motor Engineering & Manufacturing North, America, Inc. Power electronics modules with solder layers having reduced thermal stress
JP6314433B2 (ja) * 2013-11-12 2018-04-25 株式会社デンソー 半導体装置及びその製造方法
JP5714157B1 (ja) * 2014-04-22 2015-05-07 三菱電機株式会社 パワー半導体装置
JP2016046497A (ja) 2014-08-27 2016-04-04 株式会社日立製作所 パワー半導体装置及びパワー半導体装置の製造方法
JP6152842B2 (ja) * 2014-11-04 2017-06-28 トヨタ自動車株式会社 半導体装置とその製造方法
JP6610590B2 (ja) * 2017-03-21 2019-11-27 トヨタ自動車株式会社 半導体装置とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110256668A1 (en) * 2010-04-14 2011-10-20 Fuji Electric Co., Ltd. Method of manufacturing semiconductor apparatus
WO2016185666A1 (ja) * 2015-05-18 2016-11-24 株式会社デンソー 半導体装置

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