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Parallel-Addierwerk für nach einem vierstellige Gewichts-Code binär codierte Dezimalspeicherwerke
Die Erfindung betrifft ein Parallel-Addierwerk für nach einem vierstellige Gewichts-Code binär codierte Dezimalspeicherwerke, wobei je einem Paar von gleichwertigen Speicherelementen der beiden Dezimalspeicherwerke ein Binär-Addierglied zur Addition der entsprechenden Dualstellen nach den Regeln der reinen Binär-Addition und jeder Tetrade von Binär-Addiergliedern ein Korrekturwerk zur Korrektur einzelner Dualstellennummem der Tetrade im Sinne der Bildung einer aus den vier Dualstellensummen der Tetrade bestehenden Dezimalstellensummen zugeordnet ist, deren Totalgewicht nach der Gewichtsordnung. der Binärcodierung der beiden Dezimalspeicherwerke der wirklichen Dezimalstellensummen entspricht.
Einrichtungen, bei denen die Dezimalziffern 0 - 9 in einem 4stelligen Binärcode dargestellt sind, sind bereits bekannt. Bei diesen Einrichtungen wurde jedoch vornehmlich der bekannte"Alken-Code" verwendet. Ebenso ist auch ein Reihenaddierer für Dezimalzahlen, die in einem n-stelligen Binärcode verschlüsselt sind, bereits bekannt. Aber auch in diesem Falle wurde der Codierung der bekannte"Alken- Code" zugrunde gelegt. Aus der Tatsache, dass der"Alken-Code"in mehreren Tetradenstellen Korrekturen verlangt, ergab sich ein wesentlicher Nachteil der bisher bekannten Einrichtungen.
Ziel der Erfindung ist es, bei Verwendung eines bisher unbekannten Gewichts-Codes für die binäre Codierung der Dezimalspeicherwerke ein neuartiges Korrekturnetzwerk zu schaffen, welches in besonderem Masse zur Ausnutzung der vorteilhaften Eigenschaften des verwendeten Codes bei der Addition entsprechend codierter Dezimalziffern nach den Regeln der Binär-Addition geeignet ist.
Dies wird bei dem eingangs genannten Parallel-Addierwerk gemäss der Erfindung dadurch erreicht, dass bei Codierung der Dezimalspeicherwerke gemäss nachstehender Tabelle
Binärstufen mit Gewichten
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<tb>
<tb> Dezimal- <SEP> BS4 <SEP> BS3 <SEP> BS2 <SEP> BS1 <SEP> BS4 <SEP> BS3 <SEP> BS2 <SEP> BS1 <SEP> Dezimalziffer <SEP> G4 <SEP> G2 <SEP> G2 <SEP> Gl <SEP> G4 <SEP> G2 <SEP> G2 <SEP> Gl <SEP> Ziffer
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> L <SEP> L <SEP> L <SEP> L <SEP> 9
<tb> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> L <SEP> L <SEP> L <SEP> L <SEP> 0 <SEP> 8
<tb> 2 <SEP> 0 <SEP> 0 <SEP> L <SEP> 0 <SEP> L <SEP> L <SEP> 0 <SEP> L <SEP> 7
<tb> 3 <SEP> OLOLLOLO <SEP> 6
<tb> 4 <SEP> 0 <SEP> L <SEP> L <SEP> 0 <SEP> L <SEP> 0 <SEP> 0 <SEP> L <SEP> 5
<tb>
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in die nächst höhere Tetiade in der Weise logisch verknüpft ist,
dass es die Dualstellensumme S der zweitniedrigsten Ordnung gemäss nachstehender Boole'scher Bedingungsgleichung in einen korrigierten
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treffenden Dezimalzahl gespeichert wird. Es muss links in der Zeichnung eine Tetrade T für die Einerstelle und rechts davon können Tetraden T20, T30 usw. für die Hunderter- und Tausenderstelle usw. der betreffenden Dezimalzahl vorhanden sein. Zur Zehnertetrade des Dezimalspelicherwerkes DS gehören vier Binärspeicherelemente BS11x BS12x, BS13x, BS14x, die in bekannter Weise beispiels- weise als elektrische Flip-Flop-Zählstufen mit Transistoren ausgebildet sein können.
Ebenso gehören zur
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<tb>
<tb> DezimBinärspeicherelemente <SEP> mit <SEP> Gewichten <SEP> :
<tb> Dezimal <SEP> BS14 <SEP> BS13 <SEP> BS12 <SEP> BS11 <SEP> BS14 <SEP> BS13 <SEP> BS12 <SEP> BS11 <SEP> Dezimalziffer <SEP> 40 <SEP> 20 <SEP> 20 <SEP> 10 <SEP> 40 <SEP> 20 <SEP> 20 <SEP> 10 <SEP> ziffer
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> L <SEP> L <SEP> L <SEP> L <SEP> 9
<tb> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> L <SEP> L <SEP> L <SEP> L <SEP> 0 <SEP> 8
<tb> 2 <SEP> 0 <SEP> 0 <SEP> L <SEP> 0 <SEP> L <SEP> L <SEP> 0 <SEP> L <SEP> 7
<tb> 3 <SEP> 0 <SEP> L <SEP> 0 <SEP> L <SEP> L <SEP> 0 <SEP> L <SEP> 0 <SEP> 6
<tb> 4 <SEP> 0 <SEP> L <SEP> L <SEP> 0 <SEP> L <SEP> 0 <SEP> 0 <SEP> L <SEP> 5
<tb>
Dieser CZ-Code zur binären Codierung von Dezimalziffern ist erstmals in der österr. Patentschrift Nr. 233869 offenbart worden.
Er genügt allen Anforderungen, die gemä2 S. 231 des Buches A.P. Speiser: "Digitale Rechenanlagen"; springer - Verlag [1961], an einen derartigen Code gestellt werden können.
Besonders zeigt er gegenüber bekannten Codierungen, beispielsweise gegenüber dem sogenannten "Aiken- Code", Vorteile bei derParallel-Addition derSpeicherinhalte von zwei binär codierten Dezimalspeicher-
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nach der erwähnten Literaturstelle als auch der hier vorliegenden Zeichnung ist jedem Paar von gleichge- ordneten Binärspeicherelementen der beiden Dezimalspeicherwerke je ein Binär-Addierglied A zur
Addition der betreffenden Speicherinhalte nach den bekannten Regeln der reinen Binär-Addition zugeordnet.
Das Binär - Addierglied AII ist mit den Ausgägen X11, Y11 der zugeordneten Speicherele- mente BS11x, BS11V und em Übertragseingang z11 aus der vorangehenden Tetrade durch"UND"-
Tore U, "ODER"-Tore Or unterEinfühung von Invertern I zur Bildung eines Übertrages z19 in das nächst höhere Addiergiied A12 sowie einer Dualstellensumme Su nach den Regeln der BinärAddition logisch verknüpft :
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ADezimalzahlen in den Dezimalspeicherwerken DSX, DS y dient, ergeben sich für gewisse Fälle falsche Lösungen. Deshalb muss in derartigen.
Paralleladdierwerken jeder Tetrade von Binäraddiergliedern ein Korrekturwerk KW zugeordnet werden, das mit den Ausgängen der zur Tetrade gehörigen Binäraddierglieder logisch verknüpft ist und zur Korrektur mindestens einer der Dualstellensummen der Tetrade im Sinne der Bildung einer aus den vier Dualstellensummen gebildeten Dezimalstellensumme dient, deren Totalgewicht nach der Gewichtsordnung der Binärcodierung für die Dezimalspeicherwerke der wirklichen Dezimalstellensumme entspricht.
Auf Seite 231 des erwähnten Buches von A. P. Speiser ist für ein Paralleladdierwerk für zwei nach dem "Aiken-Code"binär codierte Dezimalspeicherwerke ein Korrekturwerk dieser Art dargestellt und beschrieben. Der in der vorstehend erwähnten älteren Patentschrift offenbarte und beim Paralleladdierwerk gemäss Zeichnung angewendete CZ-Code hat nun die vorteilhafte Eigenschaft, dass die nach oben erläuterter Art durch vier Binäraddierglieder gewonnene Tetradensumme höchstens bezüglich des Wertes einer einzigen, nämlich der Teilsumme Sn2 der zweitniedrigsten Tetradenstelle (zweite Tetradenstelle von links in der Zeichnung) fehlerhaft sein kann.
Im folgenden ist eine Auswahl von Additionsbeispielen aufgeführt, die mit in der Zeichnung dargestellten Binärspeicherwerk-Tetraden von Dezimalspeicherwerken und zugeordneten Binär-Addiergliedern ausgeführt werden können.
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<tb>
<tb>
TEX <SEP> OLOL <SEP> (S) <SEP> OLOL <SEP> (3) <SEP> LOOL <SEP> (5) <SEP> LOOL <SEP> (5)
<tb> T1Y <SEP> L0L0 <SEP> (6) <SEP> L00L <SEP> (5) <SEP> 0LL0 <SEP> (4) <SEP> LLL0 <SEP> (8)
<tb> Z <SEP> 0 <SEP> (0) <SEP> 0(0) <SEP> L(1) <SEP> L(1)
<tb> LLLL <SEP> 1 <SEP> LLLO <SEP> (8) <SEP> LOOOO <SEP> (10) <SEP> LLOOO <SEP> (14) <SEP>
<tb> TZX <SEP> OOLO <SEP> (2) <SEP> LOLO <SEP> (6) <SEP> 0 <SEP> L <SEP> 0 <SEP> L' <SEP> (3) <SEP> OLLO <SEP> (4)
<tb> TZY <SEP> OOLO <SEP> (2) <SEP> 0 <SEP> 0 <SEP> L <SEP> 0 <SEP> (2) <SEP> 0 <SEP> L <SEP> L <SEP> 0 <SEP> (4) <SEP> 00 <SEP> ÖL <SEP> (l) <SEP>
<tb> Z <SEP> 0 <SEP> (0) <SEP> 0 <SEP> (0) <SEP> L <SEP> (1) <SEP> L <SEP> (1) <SEP>
<tb> OLOO <SEP> (2) <SEP> LLOO <SEP> (6) <SEP> LLOO <SEP> (6) <SEP> LOOO <SEP> (4)
<tb> OLLO <SEP> (4) <SEP> LLLO <SEP> (8) <SEP> LLLO <SEP> (8) <SEP> LOLO <SEP> (6)
<tb> TZX <SEP> OLOL <SEP> (3)
<SEP> LLOL <SEP> (7) <SEP> LOOL <SEP> (5) <SEP> L <SEP> L <SEP> 0 <SEP> L <SEP> (7)
<tb> TZY <SEP> LLOL <SEP> (7) <SEP> OLLO. <SEP> (4) <SEP> L <SEP> L <SEP> 0 <SEP> L <SEP> (7) <SEP> L <SEP> LOL <SEP> (7) <SEP>
<tb> Z <SEP> 0 <SEP> (0) <SEP> 0 <SEP> (0) <SEP> L <SEP> (1) <SEP> L <SEP> (1)
<tb> L00L0 <SEP> (12) <SEP> L00LL <SEP> (13) <SEP> L0LLL <SEP> (15) <SEP> LL0LL <SEP> (17)
<tb> L0000 <SEP> (10) <SEP> L000L <SEP> (11) <SEP> L0L0L <SEP> (13) <SEP> LL00L <SEP> (15)
<tb>
In der ersten Reihe sind lauter Beispiele enthalten, bei denen die reine Binäraddition zu gewichtsrichtigen Tetradensummen führt.
Bei den Beispielen in der zweiten Reihe führt die reine Binäraddition zu Tetradensummen, deren Gewicht um zwei Einheiten zu klein ist und die durch Korrektur der zweiten Stelle von rechts (Gewicht 2 Zehner-Einheiten) korrigiert werden müssen.
Es muss dabei beachtet werden, dass auch solche Tetradensummen als richtig bzw. gleichwertig mit den gemäss der angewendeten CZ-Code-Tabelle vorgeschriebenen Codeformen für die betreffenden Dezimalziffern zu betrachten sind, bei denen das Totalgewicht der Tetradensumme nach der Gewichtsordnung der Code-Tabelle richtig ist, während die Dualform an sich nicht der Codetabelle entspricht. So ist im vierten Beispiel der ersten Reihe die Tetradensumme L000 wegen ihres Gewichtswertes 4 als gleichwertig mit der Dualform OLLO gemäss Codetabelle für die Ziffer 4 zu betrachten. Ebenso ist im zweitletzten Beispiel der dritten Reihe die Tetradensumme OOLL wegen ihres Gewichtswertes 3 als gleichwertig mit der Dualform OLOL gemäss Codetabelle für die Ziffer 3 zu betrachten.
Diese Gleichwertigkeit ist besonders immer dann gegeben, wenn der im Paralleladdierwerk gewonnene Summenwert
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nicht zum Weiterrechnen, sondern lediglich zur visuellen Ablesung nach der Code-Gewichtsordnung (4221) bzw. zur Gewinnung einer dem Totalgewicht der Summe entsprechenden Analogsteuergrösse, beispielsweise zur Steuerung eines servomotorischen Antriebes verwendet wird. Diese Voraussetzungen treffen in bekannten Nachlaufsteueranordnungen, bei denen es sich darum handelt, den Istwert einer servomotoriscb veränderbaren Grösse auf den vorgegebenen Sollwert einzustellen.
Es gibt bei der tetradenweisen Binäraddition von zwei-dekadischen Speicherwerken mit einer binären Codierung nach dem erläuterten CZ-Code keine Additionsfehler, die nicht lediglich durch Korrektur der zweiten Stelle von rechts bzw. von links in der gezeichneten Schaltung gewichtsmässig richtig gestellt werden können.
- Eine genaue Analyse aller möglichen Fälle bei der tetradenweisen Paralleladdition von nach der erwähnten CZ-Code-Tabelle binär codierten Dezimalzahlen zeigt, dass das Korrekturwerk bezüglich seiner
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Korrekturwerk KW unverändert durchzuschalten.
Aus Gründen der Zweckmässigkeit, vor allem der gleichmässigen Belastung aller Leitungen und der Einsparung von Bauelementen wird im Beispiel nach der Zeichnung durch das dort dargestellte Korrekturwerk eine gleichwertige logische Verknüpfung nachstehender Form realisiert :
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Ein Korrekturnetzwerk KW, umfassend sieben "UND" - Tore U, drei "ODER" - Tore Or und sechs Inverter I bekannter Bauart entsprechend den oben genannten Verlmüpfungsbedingungen ist als Beispiel in der dargestellten Schaltungsanordnung eingezeichnet.
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werte DSX und DS und es stehen die für die nächst höhere Tetrade benötigten Ausgangswerte Z21 bzw.Z ebenfalls zur Verfügung, so dass derartige Einheiten hintereinander geschaltet werden können, um ein Parallel-Addierwerk für eine Vielzahl von Dezimalstellen aufbauen zu können.
Einem solchen Paralleladdierwerk kann z. B. ein Digital-Analogwandler bekannter Bauart oder mit Vorteil auch ein Digital-Analogwandler nach der österr. Patentschrift Nr. 235 971 zur Bildung einer Analoggrösse für die Steuerung eines servomotorischenAntriebssystemes zugeordnet werden.