WO2025257957A1 - トランジスタおよびその製造方法 - Google Patents

トランジスタおよびその製造方法

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WO2025257957A1
WO2025257957A1 PCT/JP2024/021300 JP2024021300W WO2025257957A1 WO 2025257957 A1 WO2025257957 A1 WO 2025257957A1 JP 2024021300 W JP2024021300 W JP 2024021300W WO 2025257957 A1 WO2025257957 A1 WO 2025257957A1
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nitride semiconductor
barrier layer
channel layer
layer
base
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佑樹 吉屋
拓也 星
弘樹 杉山
史人 中島
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NTT Inc USA
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Nippon Telegraph and Telephone Corp
NTT Inc USA
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Definitions

  • the present invention relates to a transistor and a method for manufacturing the same.
  • the present invention was made to solve the above problems, and aims to suppress gate leakage without limiting device performance.
  • the method for manufacturing a transistor according to the present invention comprises a first step of forming a columnar recess in a base made of a high-resistivity nitride semiconductor; a second step of growing nitride semiconductor crystals from the bottom of the recess in the base to form a columnar device section in which a channel layer and a barrier layer are stacked and an n-type delta-doped layer is formed in the barrier layer; and a third step of forming a gate electrode on the device section and forming extensions that are continuous with the gate electrode and extend onto the base on the sides of the device section.
  • a columnar device section is formed by stacking a channel layer and a barrier layer made of a nitride semiconductor that are crystal-grown from the bottom surface of a columnar recess formed in a base made of a high-resistivity nitride semiconductor, thereby suppressing gate leakage without limiting device performance.
  • FIG. 1A is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to a first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the first embodiment of the present invention.
  • FIG. 1C is a cross-sectional view showing a state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the first embodiment of the present invention.
  • FIG. 1D is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the first embodiment of the present invention.
  • FIG. 1A is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to a first embodiment of the present invention.
  • FIG. 1B is a cross-sectional
  • FIG. 1E is a cross-sectional view showing a state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the first embodiment of the present invention.
  • FIG. 1F is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the first embodiment of the present invention.
  • FIG. 1G is a plan view showing the state of a transistor in the middle of a process for explaining the method for manufacturing a transistor according to the first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to a second embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the second embodiment of the present invention.
  • FIG. 2C is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the second embodiment of the present invention.
  • FIG. 2D is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the second embodiment of the present invention.
  • FIG. 2E is a cross-sectional view showing a state of a transistor in the middle of a process for explaining a method of manufacturing a transistor according to the second embodiment of the present invention.
  • FIG. 2F is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the second embodiment of the present invention.
  • FIG. 2G is a plan view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the second embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method of manufacturing a transistor according to a third embodiment of the present invention.
  • FIG. 3B is a cross-sectional view showing the state of a transistor in the middle of a process for explaining a method for manufacturing a transistor according to the third embodiment of the present invention.
  • the substrate 101 can be, for example, a sapphire substrate whose main surface is a C-plane.
  • the substrate 101 can also be a substrate made of SiC, Si, GaN, AlN, or the like.
  • the substrate when the substrate is made of a highly resistive nitride semiconductor such as GaN or AlN, the substrate can be a wafer 100.
  • the base 111 can have a single or multi-layer structure of nitride semiconductors such as GaN, as long as the outermost layer is thicker than the depth of the recesses described below. Of the multiple layers, the layer closest to the substrate 101 does not need to be highly resistive.
  • the layer structure can be configured appropriately depending on the substrate 101 and the desired performance. For example, if a Si substrate is used as the substrate 101, a nucleation layer made of AlN is required in the initial growth stage. Furthermore, if a sapphire substrate is used as the substrate 101, low-temperature GaN is grown as a nucleation layer, followed by the growth of a GaN buffer layer that is not intentionally doped. Finally, the wafer 100 can be formed by growing crystals of GaN that has been doped with carbon or other materials to increase its resistivity.
  • an etching mask 121 is formed on the base 111 (wafer 100), with an opening corresponding to the element formation region 130 where the element to be formed as a transistor will be formed.
  • the etching mask 121 can be selected appropriately depending on the etching conditions used to etch the base 111. For example, when high-resistivity GaN is dry-etched, the etching mask 121 can be composed of a resist pattern.
  • the etching mask 121 can be made of a material that can withstand high temperatures, such as an oxide such as SiO 2 .
  • the element formation region 130 corresponds to the region where 2DEG electrons, which act as carriers in the HEMT, travel, and the etching mask 121 can be formed in a frame shape that defines a rectangular opening in the element formation region 130 when viewed from the normal direction to the plane of the base 111.
  • the base 111 is etched using the etching mask 121 to form a columnar recess 111a as shown in Figure 1C (first step).
  • the depth of the recess 111a must be deeper than the combined height (thickness) of the barrier layer and channel layer of the HEMT.
  • the barrier layer made of AlGaN is 20 nm thick and the channel layer made of GaN is 40 nm thick
  • the depth of the recess 111a should be deeper than 60 nm.
  • the base 111 needs to be thicker than the depth of the recess 111a, the base 111 needs to be thicker than 60 nm.
  • etching to form the recess 111a it is desirable to select a method that minimizes damage to the etched surface.
  • Surfaces damaged by etching form leak paths, limiting the objective of suppressing gate leakage. For example, it is known that in dry etching, ion collisions form a damaged layer on the etched surface.
  • this damaged layer can be reduced by wet etching using a solution such as TMAH (Tetramethyl ammonium hydroxide) after etching.
  • TMAH Tetramethyl ammonium hydroxide
  • this damaged layer can be reduced by lowering the bias power during dry etching. Since lowering the bias power also reduces the etching rate, a technique is known that reduces the damage remaining on the etched surface by lowering the bias power towards the end of etching (references). It is also possible to select an etching method that causes less damage. Examples of etching methods that cause less damage include selective pyrolysis and photochemical etching.
  • a selective growth mask 122 is formed on the base 111 (wafer 100) as shown in FIG. 1D.
  • the etching mask 121 can be removed by a known method for each material.
  • the etching mask 121 made of SiO2 can be removed by diluted hydrofluoric acid.
  • the openings in the selective growth mask 122 correspond to the recesses 111a in the element formation region 130, similar to the etching mask 121. Since the selective growth mask 122 is exposed to high temperatures exceeding 1000°C during selective growth, it is desirable to make the selective growth mask 122 from a material with high heat resistance, such as SiO2.
  • the etching mask 121 can be used as the selective growth mask 122 as is.
  • the mask is required to be resistant to the conditions of both etching and selective growth.
  • a resist mask can withstand dry etching but cannot withstand the high-temperature conditions of selective growth, and is therefore not suitable as a selective growth mask.
  • the etching mask 121 can be made of SiO 2 , and after the GaN in the element formation region 130 is etched by thermal decomposition to form the recess 111 a, the etching mask 121 made of SiO 2 can be used as the selective growth mask.
  • nitride semiconductor is selectively grown from the bottom surface of the recess 111a in the base 111, but impurities are trapped at the selective growth interface, forming leak paths and causing leakage current. For this reason, it is desirable to remove the impurities by cleaning.
  • This cleaning can be performed using known methods. For example, cleaning can be performed using HF, HCl, TMAH, organic solvents, etc., either alone or in combination, as cleaning solutions.
  • the selective growth mask 122 when cleaning is performed after the selective growth mask 122 is formed, it is necessary to consider the effect on the selective growth mask 122. For example, if the selective growth mask 122 is made of SiO2 , HF cannot be used for cleaning because it dissolves SiO2 . When cleaning with HF is performed, it is desirable to change the material of the selective growth mask or to perform cleaning with HF before forming the selective growth mask.
  • a nitride semiconductor is grown in the c-axis direction from the bottom surface of the recess 111a (selective growth using the selective growth mask 122), thereby forming a columnar device portion 131 in which a channel layer 102 and a barrier layer 103 are stacked in the recess 111a, as shown in FIG. 1E (second step).
  • the nitride semiconductor that constitutes the channel layer 102 is grown in the +c-axis direction to form the channel layer 102, and then the nitride semiconductor that constitutes the barrier layer 103 is grown in the +c-axis direction on top of the channel layer 102 to form the barrier layer 103.
  • a group III polarity channel layer 102 made of GaN can be formed.
  • the surface of the channel layer 102 will be the (0001) plane.
  • AlGaN is subsequently crystal-grown with group III polarity (in the +c-axis direction) to form a barrier layer 103 with group III polarity on top of the channel layer 102.
  • the thickness and composition of the barrier layer 103 can be set appropriately within the range that allows it to operate as a HEMT.
  • a barrier layer 103 made of AlGaN can have an Al composition of 0.25 and a thickness of approximately 20 nm.
  • the surface of the barrier layer 103 also forms a (0001) plane.
  • the barrier layer 103 can also be made of AlN.
  • the growth conditions are designed so that the surface (top surface) of the device section 131 (barrier layer 103) and the surface of the base section 111 (top surface of the surrounding frame-shaped portion) are equal in height, and so that the total thickness of each layer is the same as the depth of the recess 111a.
  • a buffer layer can also be grown below the channel layer 102 at the initial stage of selective growth.
  • the depth of the recess 111a is determined taking into account the thickness of the buffer layer, and the thickness of the base section 111 is designed to be thicker than the depth of the recess 111a.
  • a gate electrode material is deposited from above the device region 131 (barrier layer 103) using a deposition method with high vertical anisotropy, such as sputtering or vacuum evaporation, to form the gate electrode 104 and extensions 105 that are continuous with the gate electrode 104 and extend onto the base 111 on the side of the device region 131 (third step), as shown in Figures 1F and 1G.
  • Figure 1F shows a cross section taken along line aa' in Figure 1G.
  • the extensions 105 include, for example, gate wiring and the contact portion of a measurement probe.
  • the gate electrode 104 and the extension 105 can be formed by a lift-off method using a lift-off mask.
  • the gate electrode 104 (extension 105) can have a Ni/Au laminated structure.
  • a gate insulating layer can be formed before forming the gate electrode 104 (extension 105).
  • the gate insulating layer can be made of, for example, a nitride or oxide such as SiN or Al2O3 . To form a gate insulating layer using these materials, known techniques such as p-CVD or atomic layer deposition (ALD) can be used.
  • a source electrode 106 that makes an ohmic contact with the channel layer 102, and a drain electrode 107 that makes an ohmic contact with the channel layer 102 are formed ( Figure 1G).
  • the source electrode 106 and the drain electrode 107 can be formed using known formation methods.
  • an ohmic contact can be obtained by forming a layered structure of Ti/Al/Ni/Au and annealing it.
  • the source electrode 106 and the drain electrode 107 can be formed before forming the gate electrode 104 (extension 105).
  • the gate electrode 104 is formed between the source electrode 106 and the drain electrode 107.
  • a high electron mobility transistor is formed.
  • This transistor comprises a base 111 made of a high-resistivity nitride semiconductor and having a columnar recess 111a, a columnar device portion 131 formed by stacking a channel layer 102 and a barrier layer 103 made of a nitride semiconductor crystal-grown from the bottom surface of the recess 111a of the base 111, a gate electrode 104 formed on the device portion 131, and an extension portion 105 that is continuous with the gate electrode 104 and extends above the base 111 on the side of the device portion 131.
  • the device portion 131 comprises a channel layer 102 made of a nitride semiconductor crystal-grown in the +c-axis direction, and a barrier layer 103 formed on the channel layer 102 and made of a nitride semiconductor crystal-grown in the +c-axis direction.
  • the heterojunction interface between the channel layer and the barrier layer is not exposed. Therefore, even if the gate electrode is formed extending outside the device section (device operating region), the extended portion of the gate electrode does not come into contact with the heterojunction interface between the channel layer and the barrier layer, making it possible to suppress gate leakage without limiting device performance.
  • a wafer 200 is formed, which is made of a high-resistivity nitride semiconductor and whose outermost surface is the C-plane.
  • Wafer 200 has a base 211 made of a high-resistivity nitride semiconductor on a substrate 201.
  • base 211 can be formed by growing high-resistivity GaN crystals in the -c-axis direction on substrate 201 using known nitride semiconductor epitaxial growth techniques such as metalorganic vapor phase epitaxy or molecular beam epitaxy. The same applies to the formation of nitride semiconductor layers, which will be described later.
  • GaN can be made highly resistive by doping it with carbon or iron, for example.
  • the substrate 201 can be, for example, a sapphire substrate whose main surface is a C-plane.
  • the substrate 201 can also be a substrate made of SiC, Si, GaN, AlN, or the like.
  • the substrate is made of a highly resistive nitride semiconductor such as GaN or AlN, the substrate can be a wafer 200.
  • the base 211 can have a single or multi-layer structure of nitride semiconductors such as GaN, as long as the outermost layer is thicker than the depth of the recesses described below. Of the multiple layers, the layer closest to the substrate 201 does not need to be highly resistive.
  • the layer structure can be configured appropriately depending on the substrate 201 and the desired performance. For example, if a Si substrate is used as the substrate 201, a nucleation layer made of AlN is required in the initial growth stage. Furthermore, if a sapphire substrate is used as the substrate 201, low-temperature GaN is grown as a nucleation layer, followed by the growth of a GaN buffer layer without intentional doping. Finally, the wafer 200 can be formed by growing crystals of GaN that has been doped with carbon or other materials to increase its resistance.
  • the etching mask 221 can be made of a material that can withstand high temperatures, such as an oxide such as SiO2 .
  • the element formation region 230 corresponds to the region where 2DEG electrons, which act as carriers in the HEMT, travel, and the etching mask 221 can be formed in a frame shape that defines a rectangular opening in the element formation region 230 when viewed from the normal direction to the plane of the base 211.
  • the base 211 is etched using the etching mask 221 to form a columnar recess 211a as shown in Figure 2C (first step).
  • the depth of the recess 211a must be deeper than the combined height (thickness) of the barrier layer and channel layer of the HEMT.
  • the barrier layer made of AlGaN is 20 nm thick and the channel layer made of GaN is 40 nm thick
  • the depth of the recess 211a should be deeper than 60 nm.
  • the base 211 needs to be thicker than the depth of the recess 211a, the base 211 needs to be thicker than 60 nm.
  • etching to form the recess 211a it is desirable to select a method that minimizes damage to the etched surface.
  • Surfaces damaged by etching form leak paths, limiting the objective of suppressing gate leakage. For example, it is known that in dry etching, ion collisions form a damaged layer on the etched surface.
  • this damaged layer can be reduced by wet etching using a solution such as TMAH after etching.
  • this damaged layer can be reduced by lowering the bias power during dry etching. Since lowering the bias power also reduces the etching rate, a technique is known that reduces the damage remaining on the etched surface by lowering the bias power towards the end of etching (references). It is also possible to select an etching method that causes less damage. Examples of etching methods that cause less damage include selective pyrolysis and photochemical etching.
  • a selective growth mask 222 is formed on the base 211 (wafer 200) as shown in FIG. 2D.
  • the etching mask 221 can be removed by a known method for each material.
  • the etching mask 221 made of SiO2 can be removed by diluted hydrofluoric acid.
  • the openings in the selective growth mask 222 correspond to the recesses 211a in the element formation region 230, similar to the etching mask 221. Since the selective growth mask 222 is exposed to high temperatures exceeding 1000°C during selective growth, it is desirable to make the selective growth mask 222 from a material with high heat resistance, such as SiO2.
  • the etching mask 221 can be used as the selective growth mask 222 as is.
  • the mask is required to be resistant to both the etching and selective growth conditions.
  • a resist mask can withstand dry etching, but cannot withstand the high-temperature conditions of selective growth, and is therefore not suitable as a selective growth mask.
  • the etching mask 221 can be made of SiO 2 , and after the GaN in the element formation region 230 is etched by thermal decomposition to form the recess 211 a, the etching mask 221 made of SiO 2 can be used as the selective growth mask.
  • nitride semiconductor is selectively grown from the bottom surface of the recess 211a in the base 211, but impurities are trapped at the selective growth interface, forming leak paths and causing leakage current. For this reason, it is desirable to remove the impurities by cleaning.
  • This cleaning can be performed using known methods. For example, cleaning can be performed using HF, HCl, TMAH, organic solvents, etc., either alone or in combination, as cleaning solutions.
  • a nitride semiconductor is grown in the c-axis direction from the bottom surface of the recess 211a (selective growth using the selective growth mask 222), thereby forming a columnar device portion 231 in which a barrier layer 202 and a channel layer 203 are stacked in the recess 211a, as shown in FIG. 2E (second step).
  • the nitride semiconductor that constitutes the barrier layer 202 is grown in the -c-axis direction to form the barrier layer 202, and then the nitride semiconductor that constitutes the channel layer 203 is grown in the -c-axis direction on top of the barrier layer 202 to form the channel layer 203.
  • GaN is subsequently crystal-grown with group V polarity (in the -c-axis direction) to form a group V polarity channel layer 203 on top of the barrier layer 202.
  • the surface of the channel layer 203 also has a (000-1) plane.
  • the channel layer 203 can also be made of AlN.
  • a gate electrode material is deposited from above the device region 131 (channel layer 203) using a deposition method with high vertical anisotropy, such as sputtering or vacuum evaporation, to form the gate electrode 204 and the extension 205 that is continuous with the gate electrode 204 and extends onto the base 211 on the side of the device section 231 (third step), as shown in Figures 2F and 2G.
  • Figure 2F shows a cross section taken along line aa' in Figure 2G.
  • the extension 205 includes, for example, gate wiring, a contact portion of a measurement probe, etc.
  • a source electrode 206 that makes an ohmic contact with the barrier layer 202, and a drain electrode 207 that makes an ohmic contact with the barrier layer 202 are formed ( Figure 2G).
  • the source electrode 206 and the drain electrode 207 can be formed using known formation methods.
  • an ohmic contact can be obtained by forming a layered structure of Ti/Al/Ni/Au and annealing it.
  • the source electrode 206 and the drain electrode 207 can be formed before forming the gate electrode 204 (extension 205).
  • the gate electrode 204 is formed between the source electrode 206 and the drain electrode 207. As a result, for example, a high electron mobility transistor is formed.
  • This transistor comprises a base 211 made of a high-resistivity nitride semiconductor and having a columnar recess 211a; a columnar device portion 231 formed by stacking a barrier layer 202 and a channel layer 203 made of a nitride semiconductor crystal-grown from the bottom surface of the recess 211a of the base 211; a gate electrode 204 formed on the device portion 231; and an extension portion 205 that is continuous with the gate electrode 204 and extends above the base 211 on the side of the device portion 231.
  • the device portion 231 comprises a barrier layer 202 made of a nitride semiconductor crystal-grown in the -c-axis direction; and a channel layer 203 formed on the barrier layer 202 and made of a nitride semiconductor crystal-grown in the -c-axis direction.
  • the heterojunction interface between the channel layer and the barrier layer is not exposed. Therefore, even if the gate electrode is formed extending outside the device section (device operating region), the extended portion of the gate electrode does not come into contact with the heterojunction interface between the channel layer and the barrier layer, making it possible to suppress gate leakage without limiting device performance.
  • the substrate 301 can be, for example, a substrate made of sapphire, SiC, Si, GaN, AlN, or the like, whose main surface is a plane other than the r-plane or C-plane.
  • the substrate is made of a highly resistive nitride semiconductor such as GaN or AlN, the substrate can be made into a wafer 300.
  • the etching mask 321 can be made of a material that can withstand high temperatures, such as an oxide such as SiO 2 .
  • the element formation region 330 corresponds to the region where 2DEG electrons, which act as carriers in the HEMT, travel, and the etching mask 321 can be formed in a frame shape that defines a rectangular opening in the element formation region 330 when viewed from the normal direction to the plane of the base 311.
  • etching to form the recess 311a it is desirable to select a method that minimizes damage to the etched surface.
  • Surfaces damaged by etching form leak paths, limiting the objective of suppressing gate leakage.
  • ion collisions can form a damaged layer on the etched surface.
  • this damaged layer can be reduced by wet etching using a solution such as TMAH after etching.
  • this damaged layer can be reduced by lowering the bias power during dry etching. Since lowering the bias power also reduces the etching rate, a technique is known that reduces the damage remaining on the etched surface by lowering the bias power towards the end of etching (references). It is also possible to select an etching method that causes less damage. Examples of etching methods that cause less damage include selective pyrolysis and photochemical etching.
  • a selective growth mask 322 is formed on the base 311 (wafer 300) as shown in FIG. 3D.
  • the etching mask 321 can be removed by a known method for each material.
  • the etching mask 321 made of SiO2 can be removed by diluted hydrofluoric acid.
  • the openings in the selective growth mask 322 are the openings in the recesses 311a in the element formation region 330, similar to the etching mask 321. Since the selective growth mask 322 is exposed to high temperatures exceeding 1000°C during selective growth, it is desirable to make the selective growth mask 322 from a material with high heat resistance, such as SiO2 .
  • the etching mask 321 can be used as the selective growth mask 322 as is.
  • the mask is required to be resistant to the conditions of both etching and selective growth.
  • a resist mask can withstand dry etching but cannot withstand the high-temperature conditions of selective growth, and is therefore not suitable as a selective growth mask.
  • the etching mask 321 can be made of SiO 2 , and after the GaN in the element formation region 330 is etched by thermal decomposition to form the recess 311 a, the etching mask 321 made of SiO 2 can be used as the selective growth mask.
  • nitride semiconductor is selectively grown from the bottom surface of the recess 311a in the base 311, but impurities are taken into the selective growth interface, forming leak paths and causing leakage current. For this reason, it is desirable to remove the impurities by cleaning.
  • This cleaning can be performed using known methods. For example, cleaning can be performed using HF, HCl, TMAH, organic solvents, etc., either alone or in combination, as cleaning solutions.
  • a nitride semiconductor is grown from the bottom of the recess 311a with the nonpolar plane as the primary plane orientation (selective growth using a selective growth mask 322), thereby stacking a channel layer 302 and a barrier layer 303 in the recess 311a as shown in FIG. 3E, forming a columnar device portion 331 with an n-type delta-doped layer 304 formed in the barrier layer 303 (second step).
  • AlGaN is subsequently crystal-grown with the nonpolar plane as the principal plane orientation (in the m-axis direction) to form an m-plane barrier layer 303 on top of the channel layer 302.
  • the surface of the barrier layer 303 also forms a (10-10) plane.
  • the thickness and composition of the barrier layer 303 can be set appropriately within the range that allows operation as a HEMT.
  • a barrier layer 303 made of AlGaN can have an Al composition of 0.25 and a thickness of approximately 20 nm.
  • the barrier layer 303 can also be made of AlN.
  • a gate electrode material is deposited from above the device region 331 (barrier layer 303) using a deposition method with high vertical anisotropy, such as sputtering or vacuum evaporation, to form the gate electrode 305 and the extension 306 that is continuous with the gate electrode 305 and extends onto the base 311 on the side of the device region 331 (third step), as shown in Figures 3F and 3G.
  • Figure 3F shows a cross section taken along line aa' in Figure 3G.
  • the extension 306 includes, for example, gate wiring, a contact portion of a measurement probe, etc.
  • a source electrode 307 that makes an ohmic contact with the channel layer 302, and a drain electrode 308 that makes an ohmic contact with the channel layer 302 are formed ( Figure 3G).
  • the source electrode 307 and the drain electrode 308 can be formed using a known formation method.
  • an ohmic contact can be obtained by forming a layered structure of Ti/Al/Ni/Au and annealing it.
  • the source electrode 307 and the drain electrode 308 can be formed before forming the gate electrode 305 (extension 306).
  • the gate electrode 305 is formed between the source electrode 307 and the drain electrode 308. As a result, for example, a high electron mobility transistor is formed.
  • the device section can be surrounded by a base made of a high-resistivity nitride semiconductor with no steps at the boundary and no change in height, and the extension of the gate electrode can be formed on top of the base.
  • a base also exists in the layer below the device section, including the channel layer and barrier layer.
  • a typical HEMT epitaxial wafer has a heterojunction structure made of AlGaN and GaN formed across the entire wafer surface, and requires processes to define the device area. Examples include mesa etching and ion implantation.
  • the extension of the gate electrode is formed on a base made of a high-resistivity nitride semiconductor with no 2DEG present below it, making it possible to fabricate a transistor whose device characteristics are not limited even without mesa etching. Because mesa etching is not performed, gate leakage caused by the 2DEG and gate electrode coming into contact with the etching sidewall can be suppressed.
  • Ion implantation is one method of increasing the resistance of the area around the device, but it causes significant damage to the crystal, and even post-implantation processing does not completely restore it.
  • each region is formed by crystal growth, so damage to the crystal can be minimized.
  • the base covers the area around the device, including the layer below it, which is expected to be highly effective in suppressing buffer leakage and isolating elements.

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  • Junction Field-Effect Transistors (AREA)

Abstract

このトランジスタは、高抵抗窒化物半導体から構成されて柱状の凹部（１１１ａ）を備える基部（１１１）と、基部（１１１）の凹部（１１１ａ）の底面より結晶成長した窒化物半導体からなるチャネル層（１０２）およびバリア層（１０３）が積層した柱状のデバイス部（１３１）と、デバイス部（１３１）の上に形成されたゲート電極（１０４）と、ゲート電極（１０４）に連続してデバイス部（１３１）の側方の基部（１１１）の上に延在する延長部１０５とを備える。デバイス部（１３１）は、＋ｃ軸方向に結晶成長した窒化物半導体からなるチャネル層（１０２）と、チャネル層（１０２）の上に形成されて＋ｃ軸方向に結晶成長した窒化物半導体からなるバリア層（１０３）を備える。

Description

トランジスタおよびその製造方法
　本発明は、トランジスタおよびその製造方法に関する。
　高速動作するトランジスタとしてよく知られている高電子移動度トランジスタ（High Electron Mobility Transistor ：ＨＥＭＴ）において、ゲート電極はデバイス動作領域上では非常に細く形成されている。ゲート長が細いゲート電極にコンタクトを直接とることは難しく、面積の大きなコンタクト部を用意することになる。ただし、ゲート電極の面積は、デバイス特性に大きく影響するため、コンタクト部はゲート電極を延長して、デバイス動作領域外に形成される。
　上述したＨＥＭＴなどのトランジスタにおいては、デバイス動作領域とそれ以外の領域とを、一般的にデバイス動作領域を柱状（メサ形状を含む）に加工することによって区別（デバイスアイソレーション）している。このように形成しているデバイス領域の側壁（側面）には、２次元電子ガス（２ＤＥＧ）が形成されているＡｌＧａＮ／ＧａＮによるヘテロ接合界面が露出することになる。このような構造において、ゲート電極をデバイス動作領域外へ延長させて形成すると、ゲート電極の延長部分がデバイス側壁に接する構造となり、ゲートリークの要因となる（非特許文献１，非特許文献２）。
Sandeep R. Bahl et al., "Mesa-sidewall gate leakage in InAlAs/InGaAs Heterostructure field-effect transistors", IEEE Transactions Electron Devices, vol. 39, no. 9, pp. 2037-2043, 1992. H. R. Mojaver and P. Valizadeh, "Reverse Gate-Current of AlGaN/GaN HFETs: Evidence of Leakage at Mesa Sidewalls", IEEE Transactions Electron Devices, vol. 63, no. 4, pp. 1444-1449, 2016.
　上述したリークを抑制するために、２ＤＥＧとゲート電極金属が接しない構造を作製することが考えられ、デバイス領域の側壁を保護膜で覆う方法や、そもそもデバイスアイソレーションをイオンインプラで達成することで、デバイス領域の側壁が存在しない構造を作製する方法がある。しかし、デバイス領域の側壁を保護膜で覆う場合には、側壁のみを選択的に覆うことが難しく、特にデバイス動作領域の外周部に保護膜が残ってゲート電圧がかかりにくくなる。イオンインプラを用いる場合にも、インプラによる結晶へのダメージやイオンの高温下での安定性への課題が残る。これらのように、ゲートリークを抑制するための従来技術では、デバイス性能を制限するという問題があった。
　本発明は、以上のような問題点を解消するためになされたものであり、デバイス性能を制限することなくゲートリークを抑制することを目的とする。
　本発明に係るトランジスタは、高抵抗窒化物半導体から構成されて柱状の凹部を備える基部と、基部の凹部の底面より結晶成長した窒化物半導体からなるチャネル層およびバリア層が積層した柱状のデバイス部と、デバイス部の上に形成されたゲート電極と、ゲート電極に連続してデバイス部の側方の基部の上に延在する延長部とを備える。
　本発明に係るトランジスタの製造方法は、高抵抗窒化物半導体から構成された基部に柱状の凹部を形成する第１工程と、基部の凹部の底面より窒化物半導体を結晶成長することで、チャネル層およびバリア層が積層した柱状のデバイス部を形成する第２工程と、デバイス部の上にゲート電極を形成し、ゲート電極に連続してデバイス部の側方の基部の上に延在する延長部を形成する第３工程とを備える。
　本発明に係るトランジスタの製造方法は、高抵抗窒化物半導体から構成された基部に柱状の凹部を形成する第１工程と、基部の凹部の底面より窒化物半導体を結晶成長することで、チャネル層およびバリア層が積層し、バリア層に形成されたｎ型のデルタドープ層を備えた柱状のデバイス部を形成する第２工程と、デバイス部の上にゲート電極を形成し、ゲート電極に連続してデバイス部の側方の基部の上に延在する延長部を形成する第３工程とを備える。
　以上説明したように、本発明によれば、高抵抗窒化物半導体から構成された基部に形成した柱状の凹部の底面より結晶成長した窒化物半導体からなるチャネル層およびバリア層を積層して柱状のデバイス部としたので、デバイス性能を制限することなくゲートリークを抑制することができる。
図１Ａは、本発明の実施の形態１に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図１Ｂは、本発明の実施の形態１に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図１Ｃは、本発明の実施の形態１に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図１Ｄは、本発明の実施の形態１に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図１Ｅは、本発明の実施の形態１に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図１Ｆは、本発明の実施の形態１に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図１Ｇは、本発明の実施の形態１に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す平面図である。 図２Ａは、本発明の実施の形態２に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図２Ｂは、本発明の実施の形態２に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図２Ｃは、本発明の実施の形態２に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図２Ｄは、本発明の実施の形態２に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図２Ｅは、本発明の実施の形態２に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図２Ｆは、本発明の実施の形態２に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図２Ｇは、本発明の実施の形態２に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す平面図である。 図３Ａは、本発明の実施の形態３に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図３Ｂは、本発明の実施の形態３に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図３Ｃは、本発明の実施の形態３に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図３Ｄは、本発明の実施の形態３に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図３Ｅは、本発明の実施の形態３に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図３Ｆは、本発明の実施の形態３に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す断面図である。 図３Ｇは、本発明の実施の形態３に係るトランジスタの製造方法を説明するための途中工程のトランジスタの状態を示す平面図である。
　以下、本発明の実施の形態に係るトランジスタおよびその製造方法について説明する。
［実施の形態１］
　はじめに、本発明の実施の形態１に係るトランジスタの製造方法について、図１Ａ～図１Ｇを参照して説明する。
　まず、図１Ａに示すように、最表面がＣ面とされた高抵抗な窒化物半導体からなるウェハ１００を形成する。ウェハ１００は、基板１０１の上に高抵抗窒化物半導体から構成された基部１１１を備える。例えば、有機金属気相成長法、分子線エピタキシ法などの公知の窒化物半導体のエピタキシャル成長技術により、基板１０１の上に＋ｃ軸方向に高抵抗ＧａＮを結晶成長することで基部１１１を形成することができる。後述する窒化物半導体の層の形成においても同様である。ＧａＮは、例えば、炭素や鉄をドーピングすることで高抵抗化することができる。
　なお、基板１０１は、例えば、主表面がＣ面とされたサファイア基板とすることができる。また、基板１０１は、ＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮなどの基板とすることができる。特に基板が高抵抗なＧａＮやＡｌＮなどの窒化物半導体からなる場合、基板をウェハ１００とすることができる。
　基部１１１は、最表面の層が後述する凹部の深さよりも厚形成されていればよく、ＧａＮなどの窒化物半導体の単層あるいは多層の構造とすることができ、複数ある層のうち基板１０１に近い層は高抵抗でなくとも良い。層構造は基板１０１や求める性能によって適宜に構成することができる。例えば、基板１０１としてＳｉ基板を用いる場合、成長初期にはＡｌＮからなる核形成層などが必要となる。また、基板１０１としてサファイア基板を用いる場合、核形成層として低温ＧａＮを成長し、次に意図的なドーピングを行わないＧａＮバッファー層を成長し、最後に炭素などをドーピングして高抵抗化したＧａＮを結晶成長することで基部１１１を形成してウェハ１００とすることができる。
　次に、図１Ｂに示すように、トランジスタとする素子を形成する素子形成領域１３０が開口するエッチングマスク１２１を基部１１１（ウェハ１００）の上に形成する。エッチングマスク１２１は、基部１１１のエッチングに用いるエッチング条件によって適宜に選択することができ、例えば、高抵抗ＧａＮをドライエッチングでエッチングする場合には、エッチングマスク１２１をレジストパターンから構成することができる。
　また、ＧａＮのエッチングには熱分解を用いることもでき、このエッチング処理を用いる場合、エッチングマスク１２１は、ＳｉＯ2などの酸化物のように高温に耐性を有する材料から構成することができる。
　素子形成領域１３０は、ＨＥＭＴにおいてキャリアとなる２ＤＥＧの電子が走行する領域にあたり、エッチングマスク１２１は、素子形成領域１３０を基部１１１の平面の法線方向から見た平面視で矩形の開口とする枠状に形成することができる。
　次に、エッチングマスク１２１を用いて、基部１１１をエッチングし、図１Ｃに示すように、柱状の凹部１１１ａを形成する（第１工程）。凹部１１１ａの深さは、ＨＥＭＴのバリア層とチャネル層を合わせた高さ（厚さ）よりも深い必要がある。例えば、ＡｌＧａＮからなるバリア層を厚さ２０ｎｍとし、ＧａＮからなるチャネル層を厚さ４０ｎｍとする場合には、凹部１１１ａの深さを６０ｎｍよりも深くすればよい。また、凹部１１１ａの深さよりも基部１１１が厚い必要があるため、基部１１１は６０ｎｍよりも厚い必要がある。
　凹部１１１ａを形成するためのエッチングは、エッチングされた表面のダメージを極力小さくする方法を選択することが望ましい。エッチングのダメージを受けた面はリークパスを形成し、ゲートリークを抑制するという目的を制限することになる。例えば、ドライエッチングでは、イオンの衝突によってエッチング表面にダメージ層が形成されることが知られている。
　このダメージ層は、エッチング後にＴＭＡＨ（Tetramethyl ammonium hydroxide）などの溶液を用いたウェットエッチングによって、その影響を小さくすることができる。あるいは、このダメージ層は、ドライエッチング中のバイアスパワーを落とすことで小さくできる。バイアスパワーを小さくするとエッチングレートも小さくなってしまうため、エッチングの終盤にバイアスパワーを落とすことでエッチングされた表面に残るダメージを軽減する技術が知られている（参考文献）。また、ダメージの少ないエッチング方法を選択することもできる。ダメージの少ないエッチング方法には、例えば、選択熱分解法や光化学エッチング法がある。
　次に、エッチングマスク１２１を除去した後に、図１Ｄに示すように、選択成長マスク１２２を基部１１１（ウェハ１００）の上に形成する。エッチングマスク１２１は材料ごとに公知の方法で除去することができる。例えば、ＳｉＯ2から構成されているエッチングマスク１２１は、希釈されたフッ酸によって除去することができる。
　選択成長マスク１２２の開口は、エッチングマスク１２１と同じく素子形成領域１３０の凹部１１１ａの開口とする。選択成長マスク１２２は、選択成長時の１０００℃を超える高温にさらされるため、耐熱性の高い材料から構成することが望ましく、例えば、ＳｉＯ2から構成することができる。
　選択成長マスク１２２とエッチングマスク１２１は同じ開口形状を有するマスクであるため、エッチングマスク１２１をそのまま選択成長マスク１２２として使用することができる。この場合には、エッチングおよび選択成長のそれぞれの条件に耐性を有するマスクであることが求められる。例えば、レジストマスクは、ドライエッチングには耐えるが、選択成長の高温条件には耐えられず、選択成長マスクとしては適さない。一方で、例えば、エッチングマスク１２１をＳｉＯ2から構成し、素子形成領域１３０のＧａＮを熱分解によってエッチングして凹部１１１ａを形成した後、ＳｉＯ2からなるエッチングマスク１２１を選択成長マスクとして用いることができる。
　次に、ウェハ１００を洗浄する。後述するように、基部１１１の凹部１１１ａの底面より窒化物半導体を選択成長するが、選択成長界面に不純物が取り込まれることで、リークパスが形成されてリーク電流の要因となる。このため、洗浄することで不純物を除去することが望ましい。この洗浄は、公知の方法を用いて実施することができる。例えば、ＨＦ、ＨＣｌ、ＴＭＡＨ、有機溶剤などを、単体で、あるいは組み合わせて洗浄液として使用することで、洗浄を実施することができる。
　ただし、選択成長マスク１２２の形成後に洗浄する場合には、選択成長マスク１２２への影響を考慮する必要がある。例えば、選択成長マスク１２２をＳｉＯ2から構成した場合、ＨＦはＳｉＯ2を溶かすため、洗浄に使用することができない。ＨＦでの洗浄を行う場合、選択成長マスクの材料を変更するか、選択成長マスクを形成する前にＨＦでの洗浄を行うことが望ましい。
　次に、凹部１１１ａの底面より窒化物半導体をｃ軸方向に結晶成長（選択成長マスク１２２を用いて選択成長）することで、図１Ｅに示すように、凹部１１１ａにチャネル層１０２およびバリア層１０３が積層した柱状のデバイス部１３１を形成する（第２工程）。実施の形態１では、チャネル層１０２を構成する窒化物半導体を＋ｃ軸方向に結晶成長してチャネル層１０２を形成し、次いで、チャネル層１０２の上にバリア層１０３を構成する窒化物半導体を＋ｃ軸方向に結晶成長してバリア層１０３を形成する。
　例えば、選択成長マスク１２２が形成された基部１１１（凹部１１１ａの底面）に、ＧａＮをＩＩＩ族極性で（＋ｃ軸方向に）結晶成長することで、ＧａＮからなるＩＩＩ族極性のチャネル層１０２が形成できる。この場合、チャネル層１０２の表面は、（０００１）面となる。
　このようにしてチャネル層１０２を形成した後、引き続き、ＡｌＧａＮをＩＩＩ族極性で（＋ｃ軸方向に）結晶成長して、チャネル層１０２の上に接してＩＩＩ族極性のバリア層１０３を形成する。バリア層１０３の厚さおよび組成は、ＨＥＭＴとして動作する範囲で適宜に設定することができる。例えば、ＡｌＧａＮから構成するバリア層１０３は、Ａｌ組成０．２５とし、また、厚さ２０ｎｍ程度とすることができる。バリア層１０３の表面も、（０００１）面となる。なお、バリア層１０３は、ＡｌＮから構成することもできる。
　上述した窒化物半導体の選択成長では、デバイス部１３１（バリア層１０３）の表面（上面）と、基部１１１の表面（周囲の枠状部分の上面）の高さが等しくなるように、各層の合計の厚さと凹部１１１ａの深さとを同じ厚さとなるよう成長条件を設計する。なお、チャネル層１０２、バリア層１０３の形成では、チャネル層１０２の下に、選択成長初期のバッファー層を成長することもできる。この場合には、バッファー層の厚さも考慮して凹部１１１ａの深さを決定し、さらに、基部１１１の厚さが凹部１１１ａの深さよりも厚くなるよう設計する。
　次に、選択成長マスク１２２を除去した後で、スパッタ法や真空蒸着法などの垂直異方性の高い堆積法により、デバイス領域１３１（バリア層１０３）の上からゲート電極材料を堆積することで、図１Ｆ，図１Ｇに示すように、ゲート電極１０４およびゲート電極１０４に連続してデバイス部１３１の側方の基部１１１の上に延在する延長部１０５を形成する（第３工程）。なお、図１Ｆは、図１Ｇのａａ’線の断面を示している。延長部１０５は、例えば、ゲート配線、測定用プローブのコンタクト部などを含む。
　例えば、リフトオフマスクを用いたリフトオフ法により、ゲート電極１０４，延長部１０５を形成することができる。例えば、ゲート電極１０４（延長部１０５）は、Ｎｉ／Ａｕの積層構造とすることができる。また、ゲート電極１０４（延長部１０５）を形成する前に、ゲート絶縁層を形成することができる。ゲート絶縁層は、例えば、ＳｉＮやＡｌ2Ｏ3などの窒化物や酸化物から構成することができる。これら材料によるゲート絶縁層形成には、ｐ－ＣＶＤや原子層成長（ＡＬＤ）法のような公知の技術を用いることができる。
　また、チャネル層１０２にオーミック接続するソース電極１０６、およびチャネル層１０２にオーミック接続するドレイン電極１０７を形成する（図１Ｇ）。例えば、ソース電極１０６、ドレイン電極１０７は、公知の形成方法で形成することができる。例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕの積層構造を形成し、これらをアニールすることでオーミックコンタクトを得ることができる。例えば、ソース電極１０６、ドレイン電極１０７は、ゲート電極１０４（延長部１０５）を形成する前に、形成することができる。また、ゲート電極１０４は、ソース電極１０６とドレイン電極１０７との間に形成する。これらのことにより、例えば、高電子移動度トランジスタが形成される。
　このトランジスタは、高抵抗窒化物半導体から構成されて柱状の凹部１１１ａを備える基部１１１と、基部１１１の凹部１１１ａの底面より結晶成長した窒化物半導体からなるチャネル層１０２およびバリア層１０３が積層した柱状のデバイス部１３１と、デバイス部１３１の上に形成されたゲート電極１０４と、ゲート電極１０４に連続してデバイス部１３１の側方の基部１１１の上に延在する延長部１０５とを備える。デバイス部１３１は、＋ｃ軸方向に結晶成長した窒化物半導体からなるチャネル層１０２と、チャネル層１０２の上に形成されて＋ｃ軸方向に結晶成長した窒化物半導体からなるバリア層１０３を備える。
　上述した実施の形態によれば、チャネル層とバリア層とのヘテロ接合界面が露出しない。このため、ゲート電極をデバイス部（デバイス動作領域）の外側へ延長させて形成しても、ゲート電極の延長部分が、チャネル層とバリア層とのヘテロ接合界面に接することがなく、デバイス性能を制限することなくゲートリークを抑制することができる。
［実施の形態２］
　次に、本発明の実施の形態２に係るトランジスタの製造方法について、図２Ａ～図２Ｇを参照して説明する。
　まず、図２Ａに示すように、最表面がＣ面とされた高抵抗な窒化物半導体からなるウェハ２００を形成する。ウェハ２００は、基板２０１の上に高抵抗窒化物半導体から構成された基部２１１を備える。例えば、有機金属気相成長法、分子線エピタキシ法などの公知の窒化物半導体のエピタキシャル成長技術により、基板２０１の上に－ｃ軸方向に高抵抗ＧａＮを結晶成長することで基部２１１を形成することができる。後述する窒化物半導体の層の形成においても同様である。ＧａＮは、例えば、炭素や鉄をドーピングすることで高抵抗化することができる。
　なお、基板２０１は、例えば、主表面がＣ面とされたサファイア基板とすることができる。また、基板２０１は、ＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮなどの基板とすることができる。特に基板が高抵抗なＧａＮやＡｌＮなどの窒化物半導体からなる場合、基板をウェハ２００とすることができる。
　基部２１１は、最表面の層が後述する凹部の深さよりも厚形成されていればよく、ＧａＮなどの窒化物半導体の単層あるいは多層の構造とすることができ、複数ある層のうち基板２０１に近い層は高抵抗でなくとも良い。層構造は基板２０１や求める性能によって適宜に構成することができる。例えば、基板２０１としてＳｉ基板を用いる場合、成長初期にはＡｌＮからなる核形成層などが必要となる。また、基板２０１としてサファイア基板を用いる場合、核形成層として低温ＧａＮを成長し、次に意図的なドーピングを行わないＧａＮバッファー層を成長し、最後に炭素などをドーピングして高抵抗化したＧａＮを結晶成長することで基部２１１を形成してウェハ２００とすることができる。
　次に、図２Ｂに示すように、トランジスタとする素子を形成する素子形成領域２３０が開口するエッチングマスク２２１を基部２１１（ウェハ２００）の上に形成する。エッチングマスク２２１は、基部２１１のエッチングに用いるエッチング条件によって適宜に選択することができ、例えば、高抵抗ＧａＮをドライエッチングでエッチングする場合には、エッチングマスク２２１をレジストパターンから構成することができる。
　また、ＧａＮのエッチングには熱分解を用いることもでき、このエッチング処理を用いる場合、エッチングマスク２２１は、ＳｉＯ2などの酸化物のように高温に耐性を有する材料から構成することができる。
　素子形成領域２３０は、ＨＥＭＴにおいてキャリアとなる２ＤＥＧの電子が走行する領域にあたり、エッチングマスク２２１は、素子形成領域２３０を基部２１１の平面の法線方向から見た平面視で矩形の開口とする枠状に形成することができる。
　次に、エッチングマスク２２１を用いて、基部２１１をエッチングし、図２Ｃに示すように、柱状の凹部２１１ａを形成する（第１工程）。凹部２１１ａの深さは、ＨＥＭＴのバリア層とチャネル層を合わせた高さ（厚さ）よりも深い必要がある。例えば、ＡｌＧａＮからなるバリア層を厚さ２０ｎｍとし、ＧａＮからなるチャネル層を厚さ４０ｎｍとする場合には、凹部２１１ａの深さを６０ｎｍよりも深くすればよい。また、凹部２１１ａの深さよりも基部２１１が厚い必要があるため、基部２１１は６０ｎｍよりも厚い必要がある。
　凹部２１１ａを形成するためのエッチングは、エッチングされた表面のダメージを極力小さくする方法を選択することが望ましい。エッチングのダメージを受けた面はリークパスを形成し、ゲートリークを抑制するという目的を制限することになる。例えば、ドライエッチングでは、イオンの衝突によってエッチング表面にダメージ層が形成されることが知られている。
　このダメージ層は、エッチング後にＴＭＡＨなどの溶液を用いたウェットエッチングによって、その影響を小さくすることができる。あるいは、このダメージ層は、ドライエッチング中のバイアスパワーを落とすことで小さくできる。バイアスパワーを小さくするとエッチングレートも小さくなってしまうため、エッチングの終盤にバイアスパワーを落とすことでエッチングされた表面に残るダメージを軽減する技術が知られている（参考文献）。また、ダメージの少ないエッチング方法を選択することもできる。ダメージの少ないエッチング方法には、例えば、選択熱分解法や光化学エッチング法がある。
　次に、エッチングマスク２２１を除去した後に、図２Ｄに示すように、選択成長マスク２２２を基部２１１（ウェハ２００）の上に形成する。エッチングマスク２２１は材料ごとに公知の方法で除去することができる。例えば、ＳｉＯ2から構成されているエッチングマスク２２１は、希釈されたフッ酸によって除去することができる。
　選択成長マスク２２２の開口は、エッチングマスク２２１と同じく素子形成領域２３０の凹部２１１ａの開口とする。選択成長マスク２２２は、選択成長時の１０００℃を超える高温にさらされるため、耐熱性の高い材料から構成することが望ましく、例えば、ＳｉＯ2から構成することができる。
　選択成長マスク２２２とエッチングマスク２２１は同じ開口形状を有するマスクであるため、エッチングマスク２２１をそのまま選択成長マスク２２２として使用することができる。この場合には、エッチングおよび選択成長のそれぞれの条件に耐性を有するマスクであることが求められる。例えば、レジストマスクは、ドライエッチングには耐えるが、選択成長の高温条件には耐えられず、選択成長マスクとしては適さない。一方で、例えば、エッチングマスク２２１をＳｉＯ2から構成し、素子形成領域２３０のＧａＮを熱分解によってエッチングして凹部２１１ａを形成した後、ＳｉＯ2からなるエッチングマスク２２１を選択成長マスクとして用いることができる。
　次に、ウェハ２００を洗浄する。後述するように、基部２１１の凹部２１１ａの底面より窒化物半導体を選択成長するが、選択成長界面に不純物が取り込まれることで、リークパスが形成されてリーク電流の要因となる。このため、洗浄することで不純物を除去することが望ましい。この洗浄は、公知の方法を用いて実施することができる。例えば、ＨＦ、ＨＣｌ、ＴＭＡＨ、有機溶剤などを、単体で、あるいは組み合わせて洗浄液として使用することで、洗浄を実施することができる。
　ただし、選択成長マスク２２２の形成後に洗浄する場合には、選択成長マスク２２２への影響を考慮する必要がある。例えば、選択成長マスク２２２をＳｉＯ2から構成した場合、ＨＦはＳｉＯ2を溶かすため、洗浄に使用することができない。ＨＦでの洗浄を行う場合、選択成長マスクの材料を変更するか、選択成長マスクを形成する前にＨＦでの洗浄を行うことが望ましい。
　次に、凹部２１１ａの底面より窒化物半導体をｃ軸方向に結晶成長（選択成長マスク２２２を用いて選択成長）することで、図２Ｅに示すように、凹部２１１ａにバリア層２０２およびチャネル層２０３が積層した柱状のデバイス部２３１を形成する（第２工程）。実施の形態２では、バリア層２０２を構成する窒化物半導体を－ｃ軸方向に結晶成長してバリア層２０２を形成し、次いで、バリア層２０２の上にチャネル層２０３を構成する窒化物半導体を－ｃ軸方向に結晶成長してチャネル層２０３を形成する。
　例えば、選択成長マスク２２２が形成された基部２１１（凹部２１１ａの底面）に、ＡｌＧａＮをＶ族極性で（－ｃ軸方向に）結晶成長することで、ＡｌＧａＮからなるＶ族極性のバリア層２０２が形成できる。この場合、バリア層２０２の表面は、（０００－１）面となる。バリア層２０２の厚さおよび組成は、ＨＥＭＴとして動作する範囲で適宜に設定することができる。例えば、ＡｌＧａＮから構成するバリア層２０２は、Ａｌ組成０．２５とし、また、厚さ２０ｎｍ程度とすることができる。また、バリア層２０２は、基板２０１に近い方のＡｌ組成が低くなるようなＡｌ組成が厚さ方向に変化しているＡｌＧａＮから構成することができる。なお、バリア層２０２は、ＡｌＮから構成することもできる。
　このようにしてバリア層２０２を形成した後、引き続き、ＧａＮをＶ族極性で（－ｃ軸方向に）結晶成長して、バリア層２０２の上に接してＶ族極性のチャネル層２０３を形成する。チャネル層２０３の表面も、（０００－１）面となる。なお、チャネル層２０３は、ＡｌＮから構成することもできる。
　上述した窒化物半導体の選択成長では、デバイス部２３１（チャネル層２０３）の表面（上面）と、基部２１１の表面（周囲の枠状部分の上面）の高さが等しくなるように、各層の合計の厚さと凹部２１１ａの深さとを同じ厚さとなるよう成長条件を設計する。なお、バリア層２０２、チャネル層２０３の形成では、バリア層２０２の下に、選択成長初期のバッファー層を成長することもできる。この場合には、バッファー層の厚さも考慮して凹部２１１ａの深さを決定し、さらに、基部２１１の厚さが凹部２１１ａの深さよりも厚くなるよう設計する。
　次に、選択成長マスク２２２を除去した後で、スパッタ法や真空蒸着法などの垂直異方性の高い堆積法により、デバイス領域１３１（チャネル層２０３）の上からゲート電極材料を堆積することで、図２Ｆ，図２Ｇに示すように、ゲート電極２０４およびゲート電極２０４に連続してデバイス部２３１の側方の基部２１１の上に延在する延長部２０５を形成する（第３工程）。なお、図２Ｆは、図２Ｇのａａ’線の断面を示している。延長部２０５は、例えば、ゲート配線、測定用プローブのコンタクト部などを含む。
　例えば、リフトオフマスクを用いたリフトオフ法により、ゲート電極２０４，延長部２０５を形成することができる。例えば、ゲート電極２０４（延長部２０５）は、Ｎｉ／Ａｕの積層構造とすることができる。また、ゲート電極２０４（延長部２０５）を形成する前に、ゲート絶縁層を形成することができる。ゲート絶縁層は、例えば、ＳｉＮやＡｌ2Ｏ3などの窒化物や酸化物から構成することができる。これら材料によるゲート絶縁層形成には、ｐ－ＣＶＤや原子層成長（ＡＬＤ）法のような公知の技術を用いることができる。
　また、バリア層２０２にオーミック接続するソース電極２０６、およびバリア層２０２にオーミック接続するドレイン電極２０７を形成する（図２Ｇ）。例えば、ソース電極２０６、ドレイン電極２０７は、公知の形成方法で形成することができる。例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕの積層構造を形成し、これらをアニールすることでオーミックコンタクトを得ることができる。例えば、ソース電極２０６、ドレイン電極２０７は、ゲート電極２０４（延長部２０５）を形成する前に、形成することができる。また、ゲート電極２０４は、ソース電極２０６とドレイン電極２０７との間に形成する。これらのことにより、例えば、高電子移動度トランジスタが形成される。
　このトランジスタは、高抵抗窒化物半導体から構成されて柱状の凹部２１１ａを備える基部２１１と、基部２１１の凹部２１１ａの底面より結晶成長した窒化物半導体からなるバリア層２０２およびチャネル層２０３が積層した柱状のデバイス部２３１と、デバイス部２３１の上に形成されたゲート電極２０４と、ゲート電極２０４に連続してデバイス部２３１の側方の基部２１１の上に延在する延長部２０５とを備える。デバイス部２３１は、－ｃ軸方向に結晶成長した窒化物半導体からなるバリア層２０２と、バリア層２０２の上に形成されて－ｃ軸方向に結晶成長した窒化物半導体からなるチャネル層２０３を備える。
　上述した実施の形態によれば、チャネル層とバリア層とのヘテロ接合界面が露出しない。このため、ゲート電極をデバイス部（デバイス動作領域）の外側へ延長させて形成しても、ゲート電極の延長部分が、チャネル層とバリア層とのヘテロ接合界面に接することがなく、デバイス性能を制限することなくゲートリークを抑制することができる。
［実施の形態３］
　次に、本発明の実施の形態３に係るトランジスタの製造方法について、図３Ａ～図３Ｇを参照して説明する。
　まず、図３Ａに示すように、最表面が非極性面を主面方位とする高抵抗な窒化物半導体からなるウェハ３００を形成する。ウェハ３００は、基板３０１の上に高抵抗窒化物半導体から構成された基部３１１を備える。例えば、有機金属気相成長法、分子線エピタキシ法などの公知の窒化物半導体のエピタキシャル成長技術により、基板３０１の上に非極性面を主面方位として高抵抗ＧａＮを結晶成長することで基部３１１を形成することができる。後述する窒化物半導体の層の形成においても同様である。ＧａＮは、例えば、炭素や鉄をドーピングすることで高抵抗化することができる。
　なお、基板３０１は、例えば、主表面がｒ面、Ｃ面以外の面を主表面とするサファイア、ＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮなどの基板とすることができる。特に基板が高抵抗なＧａＮやＡｌＮなどの窒化物半導体からなる場合、基板をウェハ３００とすることができる。
　基部３１１は、最表面の層が後述する凹部の深さよりも厚形成されていればよく、ＧａＮなどの窒化物半導体の単層あるいは多層の構造とすることができ、複数ある層のうち基板３０１に近い層は高抵抗でなくとも良い。層構造は基板３０１や求める性能によって適宜に構成することができる。例えば、基板３０１としてＳｉ基板を用いる場合、成長初期にはＡｌＮからなる核形成層などが必要となる。また、基板３０１としてサファイア基板を用いる場合、核形成層として低温ＧａＮを成長し、次に意図的なドーピングを行わないＧａＮバッファー層を成長し、最後に炭素などをドーピングして高抵抗化したＧａＮを結晶成長することで基部３１１を形成してウェハ３００とすることができる。
　次に、図３Ｂに示すように、トランジスタとする素子を形成する素子形成領域３３０が開口するエッチングマスク３２１を基部３１１（ウェハ３００）の上に形成する。エッチングマスク３２１は、基部３１１のエッチングに用いるエッチング条件によって適宜に選択することができ、例えば、高抵抗ＧａＮをドライエッチングでエッチングする場合には、エッチングマスク３２１をレジストパターンから構成することができる。
　また、ＧａＮのエッチングには熱分解を用いることもでき、このエッチング処理を用いる場合、エッチングマスク３２１は、ＳｉＯ2などの酸化物のように高温に耐性を有する材料から構成することができる。
　素子形成領域３３０は、ＨＥＭＴにおいてキャリアとなる２ＤＥＧの電子が走行する領域にあたり、エッチングマスク３２１は、素子形成領域３３０を基部３１１の平面の法線方向から見た平面視で矩形の開口とする枠状に形成することができる。
　次に、エッチングマスク３２１を用いて、基部３１１をエッチングし、図３Ｃに示すように、柱状の凹部３１１ａを形成する（第１工程）。凹部３１１ａの深さは、ＨＥＭＴのバリア層とチャネル層を合わせた高さ（厚さ）よりも深い必要がある。例えば、ＡｌＧａＮからなるバリア層を厚さ２０ｎｍとし、ＧａＮからなるチャネル層を厚さ４０ｎｍとする場合には、凹部３１１ａの深さを６０ｎｍよりも深くすればよい。また、凹部３１１ａの深さよりも基部３１１が厚い必要があるため、基部３１１は６０ｎｍよりも厚い必要がある。
　凹部３１１ａを形成するためのエッチングは、エッチングされた表面のダメージを極力小さくする方法を選択することが望ましい。エッチングのダメージを受けた面はリークパスを形成し、ゲートリークを抑制するという目的を制限することになる。例えば、ドライエッチングでは、イオンの衝突によってエッチング表面にダメージ層が形成されることが知られている。
　このダメージ層は、エッチング後にＴＭＡＨなどの溶液を用いたウェットエッチングによって、その影響を小さくすることができる。あるいは、このダメージ層は、ドライエッチング中のバイアスパワーを落とすことで小さくできる。バイアスパワーを小さくするとエッチングレートも小さくなってしまうため、エッチングの終盤にバイアスパワーを落とすことでエッチングされた表面に残るダメージを軽減する技術が知られている（参考文献）。また、ダメージの少ないエッチング方法を選択することもできる。ダメージの少ないエッチング方法には、例えば、選択熱分解法や光化学エッチング法がある。
　次に、エッチングマスク３２１を除去した後に、図３Ｄに示すように、選択成長マスク３２２を基部３１１（ウェハ３００）の上に形成する。エッチングマスク３２１は、材料ごとに公知の方法で除去することができる。例えば、ＳｉＯ2から構成されているエッチングマスク３２１は、希釈されたフッ酸によって除去することができる。
　選択成長マスク３２２の開口は、エッチングマスク３２１と同じく素子形成領域３３０の凹部３１１ａの開口とする。選択成長マスク３２２は、選択成長時の１０００℃を超える高温にさらされるため、耐熱性の高い材料から構成することが望ましく、例えば、ＳｉＯ2から構成することができる。
　選択成長マスク３２２とエッチングマスク３２１は同じ開口形状を有するマスクであるため、エッチングマスク３２１をそのまま選択成長マスク３２２として使用することができる。この場合には、エッチングおよび選択成長のそれぞれの条件に耐性を有するマスクであることが求められる。例えば、レジストマスクは、ドライエッチングには耐えるが、選択成長の高温条件には耐えられず、選択成長マスクとしては適さない。一方で、例えば、エッチングマスク３２１をＳｉＯ2から構成し、素子形成領域３３０のＧａＮを熱分解によってエッチングして凹部３１１ａを形成した後、ＳｉＯ2からなるエッチングマスク３２１を選択成長マスクとして用いることができる。
　次に、ウェハ３００を洗浄する。後述するように、基部３１１の凹部３１１ａの底面より窒化物半導体を選択成長するが、選択成長界面に不純物が取り込まれることで、リークパスが形成されてリーク電流の要因となる。このため、洗浄することで不純物を除去することが望ましい。この洗浄は、公知の方法を用いて実施することができる。例えば、ＨＦ、ＨＣｌ、ＴＭＡＨ、有機溶剤などを、単体で、あるいは組み合わせて洗浄液として使用することで、洗浄を実施することができる。
　ただし、選択成長マスク３２２の形成後に洗浄する場合には、選択成長マスク３２２への影響を考慮する必要がある。例えば、選択成長マスク３２２をＳｉＯ2から構成した場合、ＨＦはＳｉＯ2を溶かすため、洗浄に使用することができない。ＨＦでの洗浄を行う場合、選択成長マスクの材料を変更するか、選択成長マスクを形成する前にＨＦでの洗浄を行うことが望ましい。
　次に、凹部３１１ａの底面より窒化物半導体を、非極性面を主面方位として結晶成長（選択成長マスク３２２を用いて選択成長）することで、図３Ｅに示すように、凹部３１１ａにチャネル層３０２およびバリア層３０３が積層し、バリア層３０３に形成されたｎ型のデルタドープ層３０４を備えた柱状のデバイス部３３１を形成する（第２工程）。実施の形態２では、チャネル層３０２を構成する窒化物半導体を、非極性面を主面方位として結晶成長してチャネル層３０２を形成し、次いで、チャネル層３０２の上にバリア層３０３を構成する窒化物半導体を、非極性面を主面方位として結晶成長してバリア層３０３を形成する。
　例えば、選択成長マスク３２２が形成された基部３１１（凹部３１１ａの底面）に、ＧａＮを、非極性面を主面方位として（ｍ軸方向に）結晶成長することで、ｍ面ＧａＮからなるチャネル層３０２が形成できる。この場合、チャネル層３０２の表面は、（１０－１０）面となる。
　このようにしてチャネル層３０２を形成した後、引き続き、ＡｌＧａＮを、非極性面を主面方位として（ｍ軸方向に）結晶成長して、チャネル層３０２の上に接してｍ面のバリア層３０３を形成する。バリア層３０３の表面も、（１０－１０）面となる。バリア層３０３の厚さおよび組成は、ＨＥＭＴとして動作する範囲で適宜に設定することができる。例えば、ＡｌＧａＮから構成するバリア層３０３は、Ａｌ組成０．２５とし、また、厚さ２０ｎｍ程度とすることができる。また、バリア層３０３は、ＡｌＮから構成することもできる。
　非極性面を主面方位として窒化物半導体を結晶成長してＨＥＭＴを構成する場合、ｃ軸方向に結晶成長したＨＥＭＴとは異なり、ドーピング無しでは２ＤＥＧが形成されないため、電子を供給する構造を必要とする。この構造として、バリア層３０３の途中に、１ｎｍ以下の厚さでｎ型にドーピングされたデルタドープ層３０４が用いられる。例えば、バリア層３０３としてＡｌＧａＮを２ｎｍ程度成長した後、ＡｌＧａＮの成長を止めてＳｉＨ4を１０秒程度供給し、この後ＳｉＨ4の供給を止めてＡｌＧａＮの成長を再開することなどにより、デルタドープ層３０４が形成できる。
　上述した窒化物半導体の選択成長では、デバイス部３３１（バリア層３０３）の表面（上面）と、基部３１１の表面（周囲の枠状部分の上面）の高さが等しくなるように、各層の合計の厚さと凹部３１１ａの深さとを同じ厚さとなるよう成長条件を設計する。なお、チャネル層３０２、バリア層３０３の形成では、チャネル層３０２の下に、選択成長初期のバッファー層を成長することもできる。この場合には、バッファー層の厚さも考慮して凹部３１１ａの深さを決定し、さらに、基部３１１の厚さが凹部３１１ａの深さよりも厚くなるよう設計する。
　次に、選択成長マスク３２２を除去した後で、スパッタ法や真空蒸着法などの垂直異方性の高い堆積法により、デバイス領域３３１（バリア層３０３）の上からゲート電極材料を堆積することで、図３Ｆ，図３Ｇに示すように、ゲート電極３０５およびゲート電極３０５に連続してデバイス部３３１の側方の基部３１１の上に延在する延長部３０６を形成する（第３工程）。なお、図３Ｆは、図３Ｇのａａ’線の断面を示している。延長部３０６は、例えば、ゲート配線、測定用プローブのコンタクト部などを含む。
　例えば、リフトオフマスクを用いたリフトオフ法により、ゲート電極３０５，延長部３０６を形成することができる。例えば、ゲート電極３０５（延長部３０６）は、Ｎｉ／Ａｕの積層構造とすることができる。また、ゲート電極３０５（延長部３０６）を形成する前に、ゲート絶縁層を形成することができる。ゲート絶縁層は、例えば、ＳｉＮやＡｌ2Ｏ3などの窒化物や酸化物から構成することができる。これら材料によるゲート絶縁層形成には、ｐＣＶＤや原子層成長（ＡＬＤ）法のような公知の技術を用いることができる。
　また、チャネル層３０２にオーミック接続するソース電極３０７、およびチャネル層３０２にオーミック接続するドレイン電極３０８を形成する（図３Ｇ）。例えば、ソース電極３０７、ドレイン電極３０８は、公知の形成方法で形成することができる。例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕの積層構造を形成し、これらをアニールすることでオーミックコンタクトを得ることができる。例えば、ソース電極３０７、ドレイン電極３０８は、ゲート電極３０５（延長部３０６）を形成する前に、形成することができる。また、ゲート電極３０５は、ソース電極３０７とドレイン電極３０８との間に形成する。これらのことにより、例えば、高電子移動度トランジスタが形成される。
　このトランジスタは、高抵抗窒化物半導体から構成されて柱状の凹部３１１ａを備える基部３１１と、基部３１１の凹部３１１ａの底面より結晶成長した窒化物半導体からなるチャネル層３０２およびバリア層３０３が積層し、バリア層３０３に形成されたｎ型のデルタドープ層３０４を備える柱状のデバイス部３３１と、デバイス部３３１の上に形成されたゲート電極３０５と、ゲート電極３０５に連続してデバイス部３３１の側方の基部３１１の上に延在する延長部３０６とを備える。デバイス部３３１は、非極性面を主面方位として結晶成長した窒化物半導体からなるチャネル層３０２と、チャネル層３０２の上に形成されて非極性面を主面方位として結晶成長した窒化物半導体からなるバリア層３０３を備える。
　上述した実施の形態によれば、チャネル層とバリア層とのヘテロ接合界面が露出しない。このため、ゲート電極をデバイス部（デバイス動作領域）の外側へ延長させて形成しても、ゲート電極の延長部分が、チャネル層とバリア層とのヘテロ接合界面に接することがなく、デバイス性能を制限することなくゲートリークを抑制することができる。
　以上に説明したように、本発明の実施の形態によれば、高抵抗窒化物半導体から構成された基部に形成した柱状の凹部の底面より結晶成長した窒化物半導体からなるチャネル層およびバリア層を積層して柱状のデバイス部としたので、デバイス性能を制限することなくゲートリークを抑制することができるようになる。
　本発明の実施の形態によれば、デバイス部の周囲を、高さが変わらない境界に段差のない高抵抗窒化物半導体による基部とすることができ、ゲート電極の延長部分が基部の上に形成されたものとすることができる。また、チャネル層およびバリア層を含むデバイス部の下層にも基部が存在する。
　一般的なＨＥＭＴエピウェハは、ウェハ全面にＡｌＧａＮとＧａＮからなるヘテロ接合構造を形成しており、デバイス部を規定するプロセスを要する。例えば、メサエッチングやイオンインプラがある。
　一般的なＨＥＭＴエピウェハに、メサエッチングを行わずにゲート電極をその延長部分まで形成すると、面積の大きい部分の下にも２ＤＥＧが存在するため、延長部分までデバイス部として機能し、デバイス特性を大きく制限する。本発明の実施の形態によれば、ゲート電極の延長部分はその下に２ＤＥＧの存在しない高抵抗窒化物半導体による基部の上に形成されており、メサエッチングをしなくともデバイス特性が制限されないトランジスタが作製できる。メサエッチングをしないため、２ＤＥＧとゲート電極がエッチング側壁で接することによるゲートリークを抑えることができる。
　デバイス部の周囲を高抵抗化する方法としてイオンインプラがあるが、イオンインプラは結晶へのダメージが大きく、インプラ後の処理でも完全には回復しない。実施の形態によれば、各領域を結晶成長によって形成しているため、結晶へのダメージは最小限に抑えることができる。さらに、イオンインプラの場合にはデバイス部の下の層へのインプラはデバイスへの影響なく行うことが難しいが、実施の形態によれば、デバイス部の下の層を含めた周囲を基部で覆う構造となっており、バッファリークの抑制や素子分離においても高い効果が期待できる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
［参考文献］S. Yamada et al., "Reduction of plasma-induced damage in n-type GaN by multistep-bias etching in inductively coupled plasma reactive ion etching", Applied Physics Express, vol. 13, 016505, 2020.
　１００…ウェハ、１０１…基板、１０２…チャネル層、１０３…バリア層、１０４…ゲート電極、１０５…延長部、１１１…基部、１１１ａ…凹部、１３１…デバイス部。

Claims (7)

  1. 　高抵抗窒化物半導体から構成されて柱状の凹部を備える基部と、
    　前記基部の前記凹部の底面より結晶成長した窒化物半導体からなるチャネル層およびバリア層が積層した柱状のデバイス部と、
    　前記デバイス部の上に形成されたゲート電極と、
    　前記ゲート電極に連続して前記デバイス部の側方の前記基部の上に延在する延長部と
    　を備えるトランジスタ。
  2. 　請求項１記載のトランジスタにおいて、
    　前記デバイス部は、
    　＋ｃ軸方向に結晶成長した窒化物半導体からなる前記チャネル層と、前記底面の側から見て前記チャネル層の上に形成されて＋ｃ軸方向に結晶成長した窒化物半導体からなる前記バリア層
    　または、
    　－ｃ軸方向に結晶成長した窒化物半導体からなる前記バリア層と、前記底面の側から見て前記バリア層の上に形成されて－ｃ軸方向に結晶成長した窒化物半導体からなる前記チャネル層
    　を備えるトランジスタ。
  3. 　請求項１記載のトランジスタにおいて、
    　非極性面を主面方位として結晶成長した窒化物半導体からなる前記チャネル層と、前記底面の側から見て前記チャネル層の上に形成されて非極性面を主面方位として結晶成長した窒化物半導体からなる前記バリア層と、前記バリア層に形成されたｎ型のデルタドープ層と
    　を備えるトランジスタ。
  4. 　高抵抗窒化物半導体から構成された基部に柱状の凹部を形成する第１工程と、
    　前記基部の前記凹部の底面より窒化物半導体を結晶成長することで、チャネル層およびバリア層が積層した柱状のデバイス部を形成する第２工程と、
    　前記デバイス部の上にゲート電極を形成し、前記ゲート電極に連続して前記デバイス部の側方の前記基部の上に延在する延長部を形成する第３工程と
    　を備えるトランジスタの製造方法。
  5. 　請求項４記載のトランジスタの製造方法において、
    　前記第２工程は、
    　前記チャネル層を構成する窒化物半導体を＋ｃ軸方向に結晶成長して前記チャネル層を形成し、次いで、前記チャネル層の上に前記バリア層を構成する窒化物半導体を＋ｃ軸方向に結晶成長して前記バリア層を形成する工程
    　または、
    　前記バリア層を構成する窒化物半導体を－ｃ軸方向に結晶成長して前記バリア層を形成し、次いで、前記バリア層の上に前記チャネル層を構成する窒化物半導体を－ｃ軸方向に結晶成長して前記チャネル層を形成する工程
    　を含むトランジスタの製造方法。
  6. 　高抵抗窒化物半導体から構成された基部に柱状の凹部を形成する第１工程と、
    　前記基部の前記凹部の底面より窒化物半導体を結晶成長することで、チャネル層およびバリア層が積層し、前記バリア層に形成されたｎ型のデルタドープ層を備えた柱状のデバイス部を形成する第２工程と、
    　前記デバイス部の上にゲート電極を形成し、前記ゲート電極に連続して前記デバイス部の側方の前記基部の上に延在する延長部を形成する第３工程と
    　を備えるトランジスタの製造方法。
  7. 　請求項６記載のトランジスタの製造方法において、
    　前記第２工程は、
    　前記チャネル層を構成する窒化物半導体を、非極性面を主面方位として結晶成長して前記チャネル層を形成し、次いで、前記チャネル層の上に前記バリア層を構成する窒化物半導体を、非極性面を主面方位として結晶成長して前記バリア層を形成する工程
    　を含むトランジスタの製造方法。
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