WO2025224813A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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semiconductor device
termination
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貴亮 富永
彬文 飯島
亘平 足立
裕 福井
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • a known semiconductor device configuration is one in which a sidewall electrode is provided extending from a wide trench in the termination region to the exterior (see, for example, Patent Document 1).
  • a proposed semiconductor device configuration involves providing a gate electrode in a gate trench in the active region via a gate insulating film, and providing the entire interlayer insulating film within the gate trench above the gate electrode.
  • the gate electrode and sidewall electrodes are formed by etching the same conductive film.
  • the gate electrode is etched more than conventionally in order to lower the upper end of the gate electrode within the gate trench.
  • the sidewall electrodes are also etched more than conventionally, and the sidewall electrodes are provided within a wide trench and have a tapered portion that narrows toward the upper side.
  • the out-of-plane direction of the top surface of the tapered portion is significantly different from the deposition direction in which the interlayer insulating film is likely to deposit on the tapered portion. Therefore, when the sidewall electrode has only a tapered portion, the thickness of the interlayer insulating film in the tapered portion becomes partially thin, resulting in a problem of reduced insulation properties of the interlayer insulating film in the termination region.
  • This disclosure has been made in consideration of the above-mentioned problems, and aims to provide technology that can improve the insulation properties of the interlayer insulating film in the termination region.
  • the semiconductor device disclosed herein comprises a semiconductor layer having a first trench in an active region and a second trench in a termination region, the second trench being wider than the first trench; a gate electrode provided in the first trench with a first insulating film interposed therebetween; a first interlayer insulating film provided in the first trench above the gate electrode; a termination electrode made of the same material as the gate electrode and provided on the bottom surface of the second trench and on the side surface facing the active region with a second insulating film interposed therebetween; and a second interlayer insulating film provided on the termination electrode, the termination electrode including a tapered portion provided along the side surface of the second trench and tapering upward, and a continuous portion provided along the bottom surface of the second trench and continuous with the tapered portion.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to a second embodiment.
  • 10 is a flowchart showing a method for manufacturing a semiconductor device according to a second embodiment.
  • a certain portion having a higher concentration than another portion may mean, for example, that the average concentration of the certain portion is higher than the average concentration of the other portion.
  • a certain portion having a lower concentration than another portion may mean, for example, that the average concentration of the certain portion is lower than the average concentration of the other portion.
  • the first conductivity type is n-type and the second conductivity type is p-type; however, the first conductivity type may also be p-type and the second conductivity type may also be n-type.
  • Fig. 1 is a plan view showing the configuration of a semiconductor device according to the first embodiment.
  • Fig. 2 is a cross-sectional view taken along line A-A in Fig. 1
  • Fig. 3 is a cross-sectional view taken along line B-B in Fig. 1.
  • Fig. 4 is a cross-sectional view showing an enlarged portion of Fig. 3. For convenience, some of the components in Fig. 4 are omitted or simplified in Figs. 2 and 3.
  • the following description will be given of the semiconductor device according to the first embodiment as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited to this.
  • the semiconductor device according to the first embodiment may also be, for example, an IGBT (Insulated Gate Bipolar Transistor), or an RC-IGBT (Reverse Conducting-IGBT), which is a semiconductor switching element including a diode.
  • IGBT Insulated Gate Bipolar Transistor
  • RC-IGBT Reverse Conducting-IGBT
  • the semiconductor device includes a semiconductor layer 1, a gate insulating film 2 serving as a first insulating film, a gate electrode 3, a first interlayer insulating film 4, a termination insulating film 5 serving as a second insulating film, a sidewall electrode 6 serving as a termination electrode, a second interlayer insulating film 7, and a source electrode 8.
  • the semiconductor layer 1 is made of, for example, silicon (Si) or a wide bandgap semiconductor, and includes at least one of a normal semiconductor wafer and an epitaxial growth layer.
  • “at least one of A, B, C, ..., and Z” means any one of all combinations of one or more types extracted from the group A, B, C, ..., and Z.
  • Wide bandgap semiconductors include, for example, silicon carbide (SiC), gallium nitride (GaN), gallium oxide (Ga 2 O 3 ), diamond, etc.
  • an active region 1j and a termination region 1k are defined in the semiconductor layer 1.
  • a semiconductor cell that functions as a MOSFET is provided in the active region 1j.
  • the termination region 1k is a region that surrounds the active region 1j, and is provided with a breakdown voltage structure such as a guard ring (not shown).
  • the gate pad 31 in Figure 1 is provided roughly above the semiconductor layer 1 in the termination region 1k, and the source pad 32 is provided roughly above the semiconductor layer 1 in the active region 1j.
  • the semiconductor layer 1 of the active region 1j includes a drift region 1a, a low-resistance region 1b, a well region (also called a base region) 1c, a source region 1d, a contact region 1e, and an electric field relaxation region 1f.
  • the contact region 1e is a p + type region and is provided on the well region 1c where the source region 1d is not provided. As shown in FIG. 2, the contact region 1e may or may not be provided depending on the position in the extension direction of the gate trench 1p described later.
  • the active region 1j of the semiconductor layer 1 has a gate trench 1p, which is a first trench that penetrates from the top surface of the source region 1d through the well region 1c.
  • the multiple gate trenches 1p may or may not have a striped shape.
  • the electric field relaxation region 1f is a p-type region and is provided on the bottom surface of the gate trench 1p.
  • the termination region 1k of the semiconductor layer 1 includes a wide trench 1q, which is a second trench that extends from the top surface of the source region 1d through the well region 1c and is wider than the gate trench 1p.
  • the width here corresponds to the horizontal distance in FIG. 4 .
  • the mesa portion 1r which is the upper portion of the semiconductor layer 1, is located between the gate trench 1p and the wide trench 1q.
  • the depths of the gate trench 1p and the wide trench 1q are the same or substantially the same. This configuration allows the depletion layer depths in the drift region 1a to be uniform, thereby suppressing a decrease in the breakdown voltage of the semiconductor device due to electric field concentration around the periphery of the active region 1j.
  • the vertical thicknesses of the gate electrode 3 and the sidewall electrode 6 would be the same, but in this first embodiment, the opening sizes of these trenches are different, so the thicknesses of these electrodes differ slightly from each other.
  • the sidewall electrode 6 includes a tapered portion 6a and a continuous portion 6b.
  • the tapered portion 6a is provided along the side surface 1q2 of the wide trench 1q and tapers upward.
  • the continuous portion 6b is provided along the bottom surface 1q1 of the wide trench 1q and is continuous with the tapered portion 6a.
  • the tapered portion 6a includes a first portion and a second portion that is closer to the continuous portion 6b than the first portion, and the out-of-plane direction D1 of the first portion is closer to the vertical direction than the out-of-plane direction D2 of the second portion.
  • the second interlayer insulating film 7 is provided on the sidewall electrode 6.
  • the second interlayer insulating film 7 is provided on the tapered portion 6a, the continuous portion 6b, and the mesa portion 1r.
  • ⁇ Manufacturing method> 5 is a flowchart showing a method for manufacturing a semiconductor device according to the first embodiment. Since each region of the semiconductor layer 1 can be formed using a general semiconductor device manufacturing process, the following mainly describes the formation of the gate electrode 3 and the sidewall electrodes 6.
  • step S1 a gate trench 1p is formed in the active region 1j of the semiconductor layer 1, and a wide trench 1q is formed in the termination region 1k of the semiconductor layer 1.
  • step S2 an insulating film 9 is formed in the gate trench 1p and the wide trench 1q, as shown in FIG. 6.
  • step S3 a conductive film 10 is formed on the insulating film 9 as shown in FIG. 6.
  • step S4 the conductive film 10 is patterned as shown in FIG. 6 to form the gate electrode 3 and sidewall electrode 6 in parallel. Note that in the sidewall electrode 6, by adjusting the position of the mask used to pattern the conductive film 10, the thickness of the continuous portion 6b, and the etching conditions, it is possible to make the continuous portion 6b continuous with the tapered portion 6a.
  • step S5 an interlayer insulating film is formed in the gate trench 1p above the gate electrode 3, and an interlayer insulating film is formed on the sidewall electrode 6.
  • the interlayer insulating film is then patterned to form the first interlayer insulating film 4 and the second interlayer insulating film 7, and the insulating film 9 is patterned to form the gate insulating film 2 and the termination insulating film 5.
  • the first interlayer insulating film 4 and the second interlayer insulating film 7 may be formed in parallel or separately. Thereafter, the source electrode 8, the drain electrode, etc. are formed, and the semiconductor device is completed.
  • ⁇ Summary of First Embodiment> 7 is a cross-sectional view showing the configuration of a related device, which is a semiconductor device related to the semiconductor device according to the first embodiment.
  • the sidewall electrode 6 does not include the continuous portion 6 b but includes the tapered portion 6 a.
  • the out-of-plane direction D of the upper surface of the tapered portion 6a is significantly different from the deposition direction (corresponding to the up-and-down direction in Figure 7) in which the second interlayer insulating film 7 is likely to deposit on the tapered portion 6a. For this reason, if the sidewall electrode 6 only has the tapered portion 6a, the thickness of the second interlayer insulating film 7 in the out-of-plane direction D becomes thin, resulting in a problem of reduced insulation properties of the second interlayer insulating film 7 in the termination region 1k.
  • the sidewall electrode 6 includes a tapered portion 6a and a continuous portion 6b that is continuous with the tapered portion 6a.
  • the upper surface of the tapered portion 6a where the out-of-plane direction is significantly different from the deposition direction, can be reduced by the continuous portion 6b. This allows the thickness of the second interlayer insulating film 7 to be increased, thereby improving the insulating properties of the second interlayer insulating film 7 in the termination region 1k.
  • the gate voltage can be maintained by increasing the insulating properties of the second interlayer insulating film 7 in the termination region 1k as described above.
  • tapered portion 6a includes a first portion and a second portion that is closer to continuous portion 6b than the first portion, and the out-of-plane direction D1 of the first portion is closer to the vertical direction than the out-of-plane direction D2 of the second portion.
  • the out-of-plane direction of tapered portion 6a can be made closer to the deposition direction of second interlayer insulating film 7, and therefore the thickness of second interlayer insulating film 7 near side surface 1q2 at the boundary between active region 1j and termination region 1k can be made thicker. Note that this is not limited to the configuration of FIG. 4, and also applies to a configuration such as that of FIG. 8, in which the portion of continuous portion 6b on the tapered portion 6a side is thinner than other portions of continuous portion 6b.
  • the sidewall electrode 6 is electrically connected to the gate electrode 3, but this is not limiting.
  • the sidewall electrode 6 may be electrically connected to the source electrode 8 instead of the gate electrode 3.
  • the source voltage can be maintained by increasing the insulating properties of the second interlayer insulating film 7 in the termination region 1k as described above.
  • the sidewall electrode 6 may be a floating electrode that is not electrically connected to either the gate electrode 3 or the source electrode 8.
  • increasing the insulating properties of the second interlayer insulating film 7 in the termination region 1k as described above can reduce an increase in resistance due to a short circuit between the gate electrode 3 or the source electrode 8 and the sidewall electrode 6, which is a floating electrode.
  • ⁇ Second Embodiment> 9 is a cross-sectional view showing the configuration of a semiconductor device according to the second embodiment, specifically a cross-sectional view corresponding to FIG. 4.
  • components according to the second embodiment components that are the same as or similar to the components described above will be given the same or similar reference numerals, and different components will be mainly described.
  • the sidewall electrode 6 including the tapered portion 6a described in the related device is not provided within the wide trench 1q. Instead, a second interlayer insulating film 7 is provided on the bottom surface 1q1 of the wide trench 1q and on the side surface 1q2 on the active region 1j side, via a termination insulating film 5. Note that a sidewall electrode that does not include the tapered portion 6a may be provided within the wide trench 1q.
  • Fig. 10 is a flowchart showing a method for manufacturing a semiconductor device according to the second preferred embodiment. Since steps S1 to S3 in Fig. 10 are the same as steps S1 to S3 in Fig. 5, the following description will mainly focus on steps S4a and S5a.
  • step S4a the conductive film 10 is patterned to form the gate electrode 3, but the sidewall electrode 6 is not formed in the wide trench 1q.
  • the conductive film 10 in the wide trench 1q may be removed using a mask, or it may be removed without using a mask by appropriately adjusting the opening size of the wide trench 1q.
  • a first interlayer insulating film 4 is formed in the gate trench 1p above the gate electrode 3, and a second interlayer insulating film 7 is formed on the bottom surface 1q1 and side surface 1q2 of the wide trench 1q via a termination insulating film 5.
  • the first interlayer insulating film 4 and the second interlayer insulating film 7 may be formed in parallel or separately. Subsequently, a source electrode 8, a drain electrode, etc. are formed, and the semiconductor device is completed.
  • Second interlayer insulating film 7 is provided in wide trench 1q via termination insulating film 5.
  • the tapered shape that would have made second interlayer insulating film 7 thinner is not provided, so the thickness of second interlayer insulating film 7 can be increased, and as a result, the insulating properties of second interlayer insulating film 7 in termination region 1k can be improved.
  • the sidewall electrode 6 is described as being continuous with the gate electrode 3, and the termination insulating film 5 is described as being continuous with the gate insulating film 2.
  • this is not limitative.
  • the sidewall electrode 6 may be separated from the gate electrode 3, and the termination insulating film 5 may be separated from the gate insulating film 2.
  • the sidewall electrode 6 including the tapered portion 6a and the continuous portion 6b is applied to the cross-sectional configuration along line B-B in FIG. 1, but this is not limited to this.
  • the sidewall electrode 6 may be applied to the cross-sectional configuration along line A-A in FIG. 1.
  • 'a' and 'an' mean one or more. Therefore, 'a', 'an', 'one or more', and 'at least one' can be used interchangeably.

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Abstract

終端領域の層間絶縁膜の絶縁性を高めることが可能な技術を提供することを目的とする。半導体装置は、第１トレンチ内に第１絶縁膜を介して設けられたゲート電極と、ゲート電極の上部上の第１トレンチ内に設けられた第１層間絶縁膜と、第２トレンチの底面上及び活性領域側の側面上に第２絶縁膜を介して設けられた終端電極と、終端電極上に設けられた第２層間絶縁膜とを備える。終端電極は、先細るテーパ部分と、テーパ部分と連続する連続部分とを含む。

Description

半導体装置及び半導体装置の製造方法
　本開示は、半導体装置及び半導体装置の製造方法に関する。
　半導体装置の構成として、終端領域の幅広トレンチからその外部にわたってサイドウォール電極が設けられた構成が知られている（例えば特許文献１）。一方、半導体装置の構成として、活性領域のゲートトレンチ内にゲート絶縁膜を介してゲート電極を設け、当該ゲート電極上の当該ゲートトレンチ内に層間絶縁膜の全部を設ける構成が提案されている。
国際公開第２０２２／０２４８１０号
　一般的に、ゲート電極とサイドウォール電極とは、同じ導電膜をエッチングすることによって形成される。ゲートトレンチ内に層間絶縁膜の全部を設ける構成の製造時には、ゲートトレンチ内のゲート電極の上端を低くするために、ゲート電極は従来よりもエッチングされる。これに伴って、サイドウォール電極も従来よりもエッチングされることになり、サイドウォール電極は、幅広トレンチ内に設けられ、上側に向かうにつれて先細るテーパ部分を有することになる。
　しかしながら、テーパ部分の上面の面外方向は、層間絶縁膜がテーパ部分上に堆積しやすい堆積方向から大きく異なっている。このため、サイドウォール電極がテーパ部分のみを有する場合、テーパ部分の層間絶縁膜の厚さが部分的に薄くなり、終端領域の層間絶縁膜の絶縁性が低下してしまうという問題があった。
　そこで、本開示は、上記のような問題点に鑑みてなされたものであり、終端領域の層間絶縁膜の絶縁性を高めることが可能な技術を提供することを目的とする。
　本開示に係る半導体装置は、活性領域に第１トレンチが設けられ、終端領域に前記第１トレンチよりも幅が広い第２トレンチが設けられた半導体層と、前記第１トレンチ内に第１絶縁膜を介して設けられたゲート電極と、前記ゲート電極の上部上の前記第１トレンチ内に設けられた第１層間絶縁膜と、前記第２トレンチの底面上及び前記活性領域側の側面上に第２絶縁膜を介して設けられ、材料が前記ゲート電極と同じである終端電極と、前記終端電極上に設けられた第２層間絶縁膜とを備え、前記終端電極は、前記第２トレンチの前記側面に沿って設けられ、上側に向かうにつれて先細るテーパ部分と、前記第２トレンチの前記底面に沿って設けられ、前記テーパ部分と連続する連続部分とを含む。
　本開示によれば、終端電極は、先細るテーパ部分と、テーパ部分と連続する連続部分とを含む。このような構成によれば、終端領域の層間絶縁膜の絶縁性を高めることができる。
　本開示の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示すフローチャートである。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 関連装置の構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示すフローチャートである。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味してもよい。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味してもよい。また、以下では第１導電型がｎ型であり、第２導電型がｐ型であるとして説明するが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
　＜実施の形態１＞
　図１は、本実施の形態１に係る半導体装置の構成を示す平面図である。図２は図１のＡ－Ａ線に沿った断面図であり、図３は図１のＢ－Ｂ線に沿った断面図である。図４は、図３の一部を拡大した断面図である。なお、図２及び図３では便宜上、図４の構成要素の一部の図示が省略及び簡略化されている。
　以下、本実施の形態１に係る半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である場合について説明するが、これに限ったものではない。本実施の形態１に係る半導体装置は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよいし、ダイオードを含む半導体スイッチング素子であるＲＣ－ＩＧＢＴ（Reverse Conducting - IGBT）であってもよい。
　本実施の形態１に係る半導体装置は、図４に示すように、半導体層１と、第１絶縁膜であるゲート絶縁膜２と、ゲート電極３と、第１層間絶縁膜４と、第２絶縁膜である終端絶縁膜５と、終端電極であるサイドウォール電極６と、第２層間絶縁膜７と、ソース電極８とを備える。
　半導体層１は、例えば珪素（Ｓｉ）またはワイドバンドギャップ半導体からなり、通常の半導体ウェハ、及び、エピタキシャル成長層の少なくともいずれか１つを含む。なお本明細書において、例えばＡ、Ｂ、Ｃ、…、及び、Ｚの少なくともいずれか１つとは、Ａ、Ｂ、Ｃ、…、及び、Ｚのグループから１種類以上抜き出した全ての組合せのうちのいずれか１つであることを意味する。ワイドバンドギャップ半導体は、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンドなどを含む。半導体層１が、ワイドバンドギャップ半導体から構成される場合には、半導体素子について高温下及び高電圧下の安定動作、及び、スイッチ速度の高速化が可能となる。
　図４に示すように半導体層１には、活性領域１ｊと終端領域１ｋとが規定されている。活性領域１ｊには、ＭＯＳＦＥＴとして機能する半導体セルが設けられる。終端領域１ｋは、活性領域１ｊを囲む領域であり、終端領域１ｋには、図示しないガードリングなどの耐圧構造が設けられる。なお、図１のゲートパッド３１は、概ね終端領域１ｋの半導体層１上方に設けられ、ソースパッド３２は、概ね活性領域１ｊの半導体層１上方に設けられる。以下、活性領域１ｊの構成について説明した後、終端領域１ｋの構成について説明する。
　＜活性領域１ｊ＞
　図４に示すように、活性領域１ｊの半導体層１は、ドリフト領域１ａと、低抵抗領域１ｂと、ウェル領域（ベース領域ともいう）１ｃと、ソース領域１ｄと、コンタクト領域１ｅと、電界緩和領域１ｆとを含む。
　ドリフト領域１ａは、ｎ－型の領域である。低抵抗領域１ｂは、ｎ型の領域であり、ドリフト領域１ａの上部に設けられる。なお低抵抗領域１ｂは、ドリフト領域１ａの一部である。ウェル領域１ｃは、ｐ型の領域であり、低抵抗領域１ｂ上に設けられる。ソース領域１ｄは、ｎ＋型の領域であり、ウェル領域１ｃ上に設けられる。
　コンタクト領域１ｅは、ｐ＋型の領域であり、ソース領域１ｄが設けられていないウェル領域１ｃ上に設けられる。図２に示すように、後述するゲートトレンチ１ｐの延在方向の位置によっては、コンタクト領域１ｅが設けられたり、コンタクト領域１ｅが設けられなかったりする。
　図４に示すように、半導体層１の活性領域１ｊには、ソース領域１ｄの上面からウェル領域１ｃを貫通する第１トレンチであるゲートトレンチ１ｐが設けられている。平面視において、複数のゲートトレンチ１ｐはストライプ形状を有していてもよいし、有していなくてもよい。電界緩和領域１ｆは、ｐ型の領域であり、ゲートトレンチ１ｐの底面に設けられる。
　なお、半導体層１の構成は図１の構成に限ったものではない。例えば図４の構成に、ゲートトレンチ１ｐに沿って設けられ、ウェル領域１ｃと電界緩和領域１ｆとを接続するｐ型の不純物領域（図示せず）が設けられてもよい。また例えば、部分的にウェル領域１ｃ及びソース領域１ｄが設けられなくてもよい。
　ゲート絶縁膜２は、ゲートトレンチ１ｐ内に設けられ、ゲート電極３は、ゲートトレンチ１ｐ内にゲート絶縁膜２を介して設けられている。ゲート電極３の上部の中心部には凹部が設けられている。図示しないが、ゲート電極３は、図１のゲートパッド３１と電気的に接続されている。
　図４に示すように、第１層間絶縁膜４は、ゲート電極３の上部上のゲートトレンチ１ｐ内に設けられている。第１層間絶縁膜４の上部の中心部には凹部が設けられている。本実施の形態１では、第１層間絶縁膜４の全部がゲートトレンチ１ｐ内に設けられており、第１層間絶縁膜４の上端は、半導体層１の上端（つまりソース領域１ｄの上端）よりも下方に位置している。
　ソース電極８は、第１層間絶縁膜４上に設けられ、ソース領域１ｄ及びコンタクト領域１ｅと電気的に接続されている。ソース電極８は、第１層間絶縁膜４上だけでなく、第２層間絶縁膜７上にも設けられることもある。図示しないが、ソース電極８は、図１のソースパッド３２と電気的に接続されている。半導体層１の下側には、図示しないドレイン電極が設けられる。ゲート電極３に閾値電圧以上の電圧が印加されると、チャネルがウェル領域１ｃのうちゲート電極３側の部分に形成され、当該チャネルを介してソース電極８とドレイン電極との間に電流が流れる。
　＜終端領域１ｋ＞
　図４に示すように、半導体層１の終端領域１ｋには、ソース領域１ｄの上面からウェル領域１ｃを貫通し、ゲートトレンチ１ｐよりも幅が広い第２トレンチである幅広トレンチ１ｑが設けられている。なお、ここでいう幅は、図４の左右方向の距離に対応する。半導体層１の上部であるメサ部１ｒは、ゲートトレンチ１ｐと幅広トレンチ１ｑとの間に設けられている。なお、ゲートトレンチ１ｐの深さと、幅広トレンチ１ｑの深さとは、互いに同じ、または、実質的に互いに同じであることが好ましい。このような構成によれば、ドリフト領域１ａ内での空乏層の深さを揃えることができるので、活性領域１ｊの外周部での電界集中による半導体装置の耐圧低下を抑制することができる。
　サイドウォール電極６は、幅広トレンチ１ｑの底面１ｑ１上及び活性領域１ｊ側の側面１ｑ２上に終端絶縁膜５を介して設けられている。サイドウォール電極６は、ゲート電極３と同じ導電膜から形成されており、サイドウォール電極６の材料は、ゲート電極３の材料と同じである。サイドウォール電極６の材料が、ゲート電極３の材料と同じとは、サイドウォール電極６が、ゲート電極３と同じ導電膜から形成されることを意味し、製造ばらつき程度の誤差は許容される。仮にゲートトレンチ１ｐと幅広トレンチ１ｑとの開口サイズが同じ場合には、ゲート電極３とサイドウォール電極６との上下方向の厚さは同じとなるが、本実施の形態１ではこれらトレンチの開口サイズが異なるので、これら電極の厚さは互いに多少異なる。
　図示しないが本実施の形態１では、サイドウォール電極６はゲート電極３と連続しており、終端絶縁膜５はゲート絶縁膜２と連続している。つまり、サイドウォール電極６は、ゲート電極３と電気的に接続されている。
　図４に示すように、サイドウォール電極６は、テーパ部分６ａと連続部分６ｂとを含む。テーパ部分６ａは、幅広トレンチ１ｑの側面１ｑ２に沿って設けられ、上側に向かうにつれて先細る。連続部分６ｂは、幅広トレンチ１ｑの底面１ｑ１に沿って設けられ、テーパ部分６ａと連続する。本実施の形態１ではテーパ部分６ａは、第１部分と、当該第１部分よりも連続部分６ｂに近い第２部分とを含み、第１部分の面外方向Ｄ１は、第２部分の面外方向Ｄ２よりも上下方向に近くなっている。
　第２層間絶縁膜７は、サイドウォール電極６上に設けられている。本実施の形態１では、第２層間絶縁膜７は、テーパ部分６ａ上、連続部分６ｂ上、及び、メサ部１ｒ上に設けられている。
　＜製造方法＞
　図５は、本実施の形態１に係る半導体装置の製造方法を示すフローチャートである。なお、半導体層１の各領域は、一般的な半導体装置の製造工程を用いれば形成することができるため、ここではゲート電極３及びサイドウォール電極６の形成について主に説明する。
　ステップＳ１にて、半導体層１の活性領域１ｊにゲートトレンチ１ｐを形成し、半導体層１の終端領域１ｋに幅広トレンチ１ｑを形成する。ステップＳ２にて、図６に示すようにゲートトレンチ１ｐ内及び幅広トレンチ１ｑ内に絶縁膜９を形成する。
　ステップＳ３にて、図６に示すように絶縁膜９上に導電膜１０を形成する。ステップＳ４にて、図６に示すように導電膜１０をパターニングして、ゲート電極３及びサイドウォール電極６を並行して形成する。なお、サイドウォール電極６において、導電膜１０をパターニングするマスクの位置、連続部分６ｂの厚さ、及び、エッチング条件を調整すれば、連続部分６ｂをテーパ部分６ａと連続させることができる。
　ステップＳ５にて、ゲート電極３の上部上のゲートトレンチ１ｐ内に層間絶縁膜を形成し、サイドウォール電極６上に層間絶縁膜を形成する。そして、層間絶縁膜をパターニングして第１層間絶縁膜４及び第２層間絶縁膜７を形成し、絶縁膜９をパターニングしてゲート絶縁膜２及び終端絶縁膜５を形成する。なお、第１層間絶縁膜４及び第２層間絶縁膜７は並行して形成されてもよく、個別に形成されてもよい。その後、ソース電極８及びドレイン電極などが形成され、半導体装置が完成する。
　＜実施の形態１のまとめ＞
　図７は、本実施の形態１に係る半導体装置に関連する半導体装置である関連装置の構成を示す断面図である。関連装置では、サイドウォール電極６が連続部分６ｂを含まずにテーパ部分６ａを含んでいる。
　テーパ部分６ａの上面の面外方向Ｄは、第２層間絶縁膜７がテーパ部分６ａ上に堆積しやすい堆積方向（図７の上下方向に対応）と大きく異なっている。このため、サイドウォール電極６がテーパ部分６ａのみを有する場合、面外方向Ｄにおける第２層間絶縁膜７の厚さが薄くなり、終端領域１ｋの第２層間絶縁膜７の絶縁性が低下してしまうという問題があった。
　これに対して図４の本実施の形態１に係る半導体装置によれば、サイドウォール電極６は、テーパ部分６ａと、テーパ部分６ａと連続する連続部分６ｂとを含む。このような構成によれば、テーパ部分６ａの、面外方向が堆積方向から大きく離れた上面を、連続部分６ｂによって低減することができる。このため、第２層間絶縁膜７の厚さを厚くすることができるので、終端領域１ｋの第２層間絶縁膜７の絶縁性を高めることができる。
　また、サイドウォール電極６がゲート電極３と電気的に接続されている構成において、上記のように終端領域１ｋの第２層間絶縁膜７の絶縁性を高めることにより、ゲート電圧を維持することができる。
　また本実施の形態１では、図４に示すように、テーパ部分６ａは、第１部分と、当該第１部分よりも連続部分６ｂに近い第２部分とを含み、第１部分の面外方向Ｄ１は、第２部分の面外方向Ｄ２よりも上下方向に近くなっている。このような構成によれば、テーパ部分６ａの面外方向を、第２層間絶縁膜７の堆積方向に近づけることができるため、活性領域１ｊと終端領域１ｋとの境界にける側面１ｑ２付近の第２層間絶縁膜７の厚さを厚くすることができる。なお、このことは図４の構成に限ったものではなく、図８の構成のように、連続部分６ｂのうちのテーパ部分６ａ側の部分が、連続部分６ｂのうちの別部分よりも薄い構成でも成り立つ。
　＜変形例＞
　実施の形態１では、サイドウォール電極６はゲート電極３と電気的に接続されていたが、これに限ったものではない。第１例として、サイドウォール電極６は、ゲート電極３とではなくソース電極８と電気的に接続されてもよい。このような構成において、上記のように終端領域１ｋの第２層間絶縁膜７の絶縁性を高めることにより、ソース電圧を維持することができる。第２例として、サイドウォール電極６は、ゲート電極３及びソース電極８のいずれとも電気的に接続されていないフローティング電極であってもよい。このような構成において、上記のように終端領域１ｋの第２層間絶縁膜７の絶縁性を高めることにより、ゲート電極３またはソース電極８が、フローティング電極であるサイドウォール電極６と短絡して抵抗が増加することを低減することができる。
　＜実施の形態２＞
　図９は、本実施の形態２に係る半導体装置の構成を示す断面図であり、具体的には図４に対応する断面図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
　本実施の形態２では、関連装置で説明したテーパ部分６ａを含むサイドウォール電極６が幅広トレンチ１ｑ内に設けられていない。その代わりに、第２層間絶縁膜７が、幅広トレンチ１ｑの底面１ｑ１上及び活性領域１ｊ側の側面１ｑ２上に、終端絶縁膜５を介して設けられている。なお、テーパ部分６ａを含まないサイドウォール電極であれば、幅広トレンチ１ｑ内に設けられてもよい。
　＜製造方法＞
　図１０は、本実施の形態２に係る半導体装置の製造方法を示すフローチャートである。なお、図１０のステップＳ１～Ｓ３は、図５のステップＳ１～Ｓ３と同様であるため、以下ではステップＳ４ａ及びステップＳ５ａについて主に説明する。
　ステップＳ４ａにて、導電膜１０をパターニングして、ゲート電極３を形成するが、幅広トレンチ１ｑ内にサイドウォール電極６を形成しない。なお、幅広トレンチ１ｑ内の導電膜１０は、マスクを用いて除去してもよいし、幅広トレンチ１ｑの開口サイズを適切に調整することによってマスクを用いずに除去してもよい。
　ステップＳ５ａにて、ゲート電極３の上部上のゲートトレンチ１ｐ内に第１層間絶縁膜４を形成し、幅広トレンチ１ｑの底面１ｑ１上及び側面１ｑ２上に、終端絶縁膜５を介して第２層間絶縁膜７を形成する。第１層間絶縁膜４及び第２層間絶縁膜７は並行して形成されてもよく、個別に形成されてもよい。その後、ソース電極８及びドレイン電極などが形成され、半導体装置が完成する。
　＜実施の形態２のまとめ＞
　以上のような本実施の形態２に係る半導体装置によれば、第２層間絶縁膜７の厚さを薄くするテーパ部分６ａを含むサイドウォール電極６が、幅広トレンチ１ｑに設けられる代わりに、第２層間絶縁膜７が、幅広トレンチ１ｑに終端絶縁膜５を介して設けられている。このような構成によれば、第２層間絶縁膜７を薄くする原因であったテーパ形状が設けられていないので、第２層間絶縁膜７の厚さを厚くすることができ、この結果として終端領域１ｋの第２層間絶縁膜７の絶縁性を高めることができる。
　＜変形例＞
　実施の形態１，２では、サイドウォール電極６はゲート電極３と連続しており、終端絶縁膜５はゲート絶縁膜２と連続しているものとして説明したが、これに限ったものではない。例えば、半導体装置の平面レイアウト次第で、サイドウォール電極６はゲート電極３と分離されてもよく、終端絶縁膜５はゲート絶縁膜２と分離されてもよい。
　また実施の形態１，２では、図１のＢ－Ｂ線に沿った断面構成に、テーパ部分６ａ及び連続部分６ｂを含むサイドウォール電極６を適用したが、これに限ったものではない。例えば、半導体装置の平面レイアウト次第で、図１のＡ－Ａ線に沿った断面構成に、当該サイドウォール電極６を適用してもよい。
　なお、英文での本開示において’ａ’、’ａｎ’は、１つ以上を意味する。このため、’ａ’、’ａｎ’、’ｏｎｅ　ｏｒ　ｍｏｒｅ’及び’ａｔ　ｌｅａｓｔ　ｏｎｅ’は、同じ意味で使用可能である。
　なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。
　１　半導体層、１ｊ　活性領域、１ｋ　終端領域、１ｐ　ゲートトレンチ、１ｑ　幅広トレンチ、１ｑ１　底面、１ｑ２　側面、１ｒ　メサ部、２　ゲート絶縁膜、３　ゲート電極、４　第１層間絶縁膜、５　終端絶縁膜、６　サイドウォール電極、６ａ　テーパ部分、６ｂ　連続部分、７　第２層間絶縁膜、８　ソース電極。

Claims (9)

  1. 　活性領域に第１トレンチが設けられ、終端領域に前記第１トレンチよりも幅が広い第２トレンチが設けられた半導体層と、
    　前記第１トレンチ内に第１絶縁膜を介して設けられたゲート電極と、
    　前記ゲート電極の上部上の前記第１トレンチ内に設けられた第１層間絶縁膜と、
    　前記第２トレンチの底面上及び前記活性領域側の側面上に第２絶縁膜を介して設けられ、材料が前記ゲート電極と同じである終端電極と、
    　前記終端電極上に設けられた第２層間絶縁膜と
    を備え、
    　前記終端電極は、
    　前記第２トレンチの前記側面に沿って設けられ、上側に向かうにつれて先細るテーパ部分と、
    　前記第２トレンチの前記底面に沿って設けられ、前記テーパ部分と連続する連続部分と
    を含む、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記終端電極は、前記ゲート電極と電気的に接続されている、半導体装置。
  3. 　請求項１に記載の半導体装置であって、
    　前記終端電極は、ソース電極と電気的に接続されている、半導体装置。
  4. 　請求項１に記載の半導体装置であって、
    　前記終端電極は、フローティング電極である、半導体装置。
  5. 　請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    　前記半導体層は、前記第１トレンチと前記第２トレンチとの間にメサ部を有し、
    　前記第２層間絶縁膜は、前記テーパ部分上、前記連続部分上、及び、前記メサ部上に設けられている、半導体装置。
  6. 　請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
    　前記テーパ部分は、第１部分と、前記第１部分よりも前記連続部分に近い第２部分とを含み、
    　前記第１部分の面外方向は、前記第２部分の面外方向よりも上下方向に近い、半導体装置。
  7. 　活性領域に第１トレンチが設けられ、終端領域に前記第１トレンチよりも幅が広い第２トレンチが設けられた半導体層と、
    　前記第１トレンチ内に第１絶縁膜を介して設けられたゲート電極と、
    　前記ゲート電極の上部上の前記第１トレンチ内に設けられた第１層間絶縁膜と、
    　前記第２トレンチの底面上及び前記活性領域側の側面上に、第２絶縁膜を介して設けられた第２層間絶縁膜と
    を備え、
    　上側に向かうにつれて先細るテーパ部分を含む終端電極が前記第２トレンチ内に設けられていない、半導体装置。
  8. 　半導体層の活性領域に第１トレンチを形成し、前記半導体層の終端領域に前記第１トレンチよりも幅が広い第２トレンチを形成し、
    　前記第１トレンチ内に第１絶縁膜を介してゲート電極を形成しながら、前記第２トレンチの底面上及び前記活性領域側の側面上に第２絶縁膜を介して、材料が前記ゲート電極と同じである終端電極を形成し、
    　前記ゲート電極の上部上の前記第１トレンチ内に第１層間絶縁膜を形成し、前記終端電極上に第２層間絶縁膜を形成し、
    　前記終端電極は、
    　前記第２トレンチの前記側面に沿って設けられ、上側に向かうにつれて先細るテーパ部分と、
    　前記第２トレンチの前記底面に沿って設けられ、前記テーパ部分と連続する連続部分と
    を含む、半導体装置の製造方法。
  9. 　半導体層の活性領域に第１トレンチを形成し、前記半導体層の終端領域に前記第１トレンチよりも幅が広い第２トレンチを形成し、
    　前記第１トレンチ内に第１絶縁膜を介してゲート電極を形成するが、前記第２トレンチ内に、上側に向かうにつれて先細るテーパ部分を含み、材料が前記ゲート電極と同じである終端電極を形成せず、
    　前記ゲート電極の上部上の前記第１トレンチ内に第１層間絶縁膜を形成し、前記第２トレンチの底面上及び前記活性領域側の側面上に、第２絶縁膜を介して第２層間絶縁膜を形成する、半導体装置の製造方法。
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