JP2020038856A - スイッチング素子 - Google Patents

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Abstract

【課題】 電子蓄積層の抵抗を低減しながら、高いゲート閾値を実現する。【解決手段】 スイッチング素子であって、ｎ型のソース層と、前記ソース層に接するｐ型のボディ層と、ｎ型のドリフト層と、ゲート絶縁膜と、ゲート電極を有している。前記ゲート電極が、第１導電体と、前記第１導電体よりも仕事関数が低い第２導電体を有している。前記第１導電体が、前記ボディ層を覆っている部分の前記ゲート絶縁膜に接している。前記第２導電体が、前記ドリフト層を覆っている部分の前記ゲート絶縁膜に接している。【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子に関する。
特許文献１のスイッチング素子は、ｎ型のソース層と、ｐ型のボディ層と、ｎ型のドリフト層を有している。ソース層は、半導体基板の表面に露出している。ボディ層は、ソース層に隣接する位置で半導体基板の表面に露出している。ドリフト層は、ボディ層に隣接する位置で半導体基板の表面に露出している。ゲート絶縁膜が、ソース層の表面、ボディ層の表面、及び、ドリフト層の表面に跨る範囲を覆っている。ゲート電極が、ゲート絶縁膜を介して、ソース層、ボディ層、及び、ドリフト層に対して対向している。
特開２０１１−１４６４２６号公報
ゲート電極の電位を上昇させると、ボディ層内のゲート絶縁膜近傍の領域に電子が引き寄せられ、その領域にチャネルが形成される。このため、ソース層からチャネルを介してドリフト層へ電子が流れる。また、ゲート電極の電位を上昇させると、ドリフト層内のゲート絶縁膜近傍の領域に電子が引き寄せられ、ドリフト層内に低抵抗を有する電子蓄積層が形成される。したがって、チャネルを通過した電子は、ドリフト層内の電子蓄積層を流れる。ドリフト層に電子蓄積層が形成されることで、スイッチング素子のオン抵抗が低減される。
ゲート電極の仕事関数を低くすると、ドリフト層内のゲート絶縁膜近傍の領域に電子が引き寄せられ易くなる。このため、ゲート電極の仕事関数を低くすると、電子蓄積層における電子の濃度が高くなり、電子蓄積層の抵抗をさらに低くすることができる。しかしながら、ゲート電極の仕事関数を低くすると、ボディ層内のゲート絶縁膜近傍の領域にも電子が引き寄せられ易くなるので、チャネルが形成され易くなる。このため、ゲート閾値が低くなる。このように、従来は、電子蓄積層の抵抗を低減すると、ゲート閾値が低くなるという問題があった。したがって、本明細書では、電子蓄積層の抵抗を低減しながら、高いゲート閾値を実現する技術を提案する。
本明細書が開示するスイッチング素子は、ｎ型のソース層と、前記ソース層に接するｐ型のボディ層と、前記ボディ層に接するとともに前記ボディ層によって前記ソース層から分離されているｎ型のドリフト層と、前記ソース層の表面、前記ボディ層の表面、及び、前記ドリフト層の表面に跨る範囲を覆っているゲート絶縁膜と、前記ゲート絶縁膜を介して前記ソース層、前記ボディ層、及び、前記ドリフト層に対向しているゲート電極を有している。前記ゲート電極が、第１導電体と、前記第１導電体よりも仕事関数が低い第２導電体を有している。前記第１導電体が、前記ボディ層を覆っている部分の前記ゲート絶縁膜に接している。前記第２導電体が、前記ドリフト層を覆っている部分の前記ゲート絶縁膜に接している。
なお、上記のスイッチング素子は、プレーナ型（ゲート電極が半導体基板上に設けられたタイプ）であってもよいし、トレンチ型（ゲート電極がトレンチ内に設けられたタイプ）であってもよい。
このスイッチング素子では、仕事関数が高い第１導電体が、ボディ層を覆っている部分のゲート絶縁膜に接している。このため、第１導電体に対向する部分で、ボディ層にチャネルが形成され難い。このように、ボディ層の少なくとも一部にチャネルが形成され難い領域が存在すると、そのチャネルが形成され難い領域にチャネルが形成された段階でスイッチング素子がオンするため、ゲート閾値が高くなる。したがって、このスイッチング素子は、高いゲート閾値を有する。また、このスイッチング素子では、仕事関数が低い第２導電体が、ドリフト層を覆っている部分のゲート絶縁膜に接している。このため、第２導電体に対向する部分で、ドリフト層に電気抵抗が特に低い電子蓄積層が形成される。このように、電気抵抗が特に低い電子蓄積層がドリフト層に形成されることで、スイッチング素子のオン抵抗が低減される。以上に説明したように、このスイッチング素子によれば、電子蓄積層の抵抗を低減しながら、高いゲート閾値を実現することができる。
実施形態のスイッチング素子の断面図。 図１に対応する断面において、チャネルと電子蓄積層を示した図。 チャネル部のエネルギーバンド図。 チャネル部のエネルギーバンド図。 窓部ドリフト層のエネルギーバンド図。 変形例のスイッチング素子の断面図。 変形例のスイッチング素子の断面図。
図１に示す実施形態のスイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＧａＮ（窒化ガリウム）により構成されている。半導体基板１２は、ドレイン層３０、ドリフト層３２、ボディ層３４、及び、ソース層３６を有している。
ドレイン層３０は、ｎ型層である。ドレイン層３０は、半導体基板１２の下面１２ｂを含む範囲に配置されている。
ドリフト層３２は、ドレイン層３０よりもｎ型不純物濃度が低いｎ型層である。ドリフト層３２は、ドレイン層３０上に配置されている。
ボディ層３４は、ｐ型層である。ドリフト層３２上に、複数のボディ層３４が間隔を空けて配置されている。各ボディ層３４は、半導体基板１２の上面１２ａを含む範囲に配置されている。各ボディ層３４の間では、ドリフト層３２が半導体基板１２の上面１２ａまで伸びている。以下では、ドリフト層３２のうちの一対のボディ層３４の間に位置する部分を、窓部ドリフト層３２ａという。また、ドリフト層３２のうちのボディ層３４よりも下側の部分を、基部ドリフト層３２ｂという。窓部ドリフト層３２ａは、各ボディ層３４の側面に接している。基部ドリフト層３２ｂは、各ボディ層３４の下面に接している。各ボディ層３４は、低濃度層３４ａと高濃度層３４ｂを有している。高濃度層３４ｂは、低濃度層３４ａよりも高いｐ型不純物濃度を有している。高濃度層３４ｂは、ボディ層３４の下面を構成している。低濃度層３４ａは、高濃度層３４ｂ上に配置されている。低濃度層３４ａは、半導体基板１２の上面１２ａを含む範囲に配置されている。
ソース層３６は、ｎ型層である。半導体基板１２の内部に、複数のソース層３６が設けられている。各ソース層３６は、対応するボディ層３４の低濃度層３４ａに囲まれた範囲に配置されている。各ソース層３６は、半導体基板１２の上面１２ａを含む範囲に配置されている。各ソース層３６は、ボディ層３４によってドリフト層３２から分離されている。
半導体基板１２の上部には、ゲート絶縁膜２０、ゲート電極２３、層間絶縁膜２４、及び、上部電極２６が配置されている。
ゲート絶縁膜２０は、半導体基板１２の上面１２ａを覆っている。ゲート絶縁膜２０は、酸化シリコン（ＳｉＯ２）等により構成されている。ゲート絶縁膜２０は、ソース層３６の表面、低濃度層３４ａの表面、及び、窓部ドリフト層３２ａの表面に跨る範囲を覆っている。ゲート絶縁膜２０は、低濃度層３４ａのうちのソース層３６と窓部ドリフト層３２ａの間の部分（チャネル部４０）の表面全体を覆っている。また、ゲート絶縁膜２０は、窓部ドリフト層３２ａの表面全体を覆っている。ゲート絶縁膜２０には、コンタクトホール２０ａ、２０ｂが設けられている。各コンタクトホール２０ａは、ソース層３６に達している。各コンタクトホール２０ｂは、半導体基板１２の内部まで伸びており、高濃度層３４ｂまで達している。
ゲート電極２３は、ゲート絶縁膜２０の表面を覆っている。ゲート電極２３は、ソース層３６、チャネル部４０、及び、窓部ドリフト層３２ａの上部に配置されている。ゲート電極２３は、ゲート絶縁膜２０を介して、ソース層３６、チャネル部４０、及び、窓部ドリフト層３２ａに対向している。
ゲート電極２３は、第１導電体２３ａと、第２導電体２３ｂを有している。第２導電体２３ｂは、第１導電体２３ａよりも低い仕事関数を有している。第１導電体２３ａは、チタン、アルミニウム、ｎ型ポリシリコン等によって構成されている。第２導電体２３ｂは、ニッケル、金、白金、パラジウム、ｐ型ポリシリコン等によって構成されている。第２導電体２３ｂは、ゲート絶縁膜２０のうちの窓部ドリフト層３２ａを覆う部分の表面全体に接している。また、第２導電体２３ｂは、窓部ドリフト層３２ａ上からチャネル部４０上まで伸びている。第２導電体２３ｂは、ゲート絶縁膜２０のうちの窓部ドリフト層３２ａ近傍のチャネル部４０を覆う部分の表面に接している。すなわち、第２導電体２３ｂは、ゲート絶縁膜２０のうちのボディ層３４と窓部ドリフト層３２ａの境界を覆う部分の表面に接している。第１導電体２３ａは、ゲート絶縁膜２０と第２導電体２３ｂを覆っている。第１導電体２３ａは、ゲート絶縁膜２０のうちのソース層３６とチャネル部４０を覆う部分の表面に接している。第１導電体２３ａは、ゲート絶縁膜２０のうちのソース層３６近傍のチャネル部４０を覆う部分の表面に接している。以下では、第１導電体２３ａとゲート絶縁膜２０が接している部分の下部のチャネル部４０を第１チャネル部４０ａといい、第２導電体２３ｂとゲート絶縁膜２０が接している部分の下部のチャネル部４０を第２チャネル部４０ｂという。
層間絶縁膜２４は、ゲート電極２３を覆っている。
上部電極２６は、ソースコンタクト部２６ａ、ボディコンタクト部２６ｂ、及び、表面部２６ｃを有している。各ソースコンタクト部２６ａは、ソース層３６の上部に配置されている。各ソースコンタクト部２６ａは、コンタクトホール２０ａ内でソース層３６に接している。各ボディコンタクト部２６ｂは、ボディ層３４の上部に配置されている。各ボディコンタクト部２６ｂは、コンタクトホール２０ｂ内で高濃度層３４ｂに接している。各ボディコンタクト部２６ｂは、隣接するソースコンタクト部２６ａに接している。表面部２６ｃは、層間絶縁膜２４上に配置されている。表面部２６ｃは、各ボディコンタクト部２６ｂに接している。上部電極２６は、層間絶縁膜２４によってゲート電極２３から絶縁されている。
半導体基板１２の下部には、下部電極２８が配置されている。下部電極２８は、半導体基板１２の下面１２ｂに接している。下部電極２８は、ドレイン層３０に接している。
次に、スイッチング素子１０の動作について説明する。下部電極２８には、上部電極２６よりも高い電位が印加される。ゲート電極２３の電位（以下、ゲート電位という）を上昇させると、ボディ層３４のチャネル部４０の表層部（ゲート絶縁膜２０近傍の部分）に電子が引き寄せられる。その結果、図２に示すように、チャネル部４０の表層部にチャネル５０が形成される。このため、ソース層３６からチャネル５０を介して窓部ドリフト層３２ａへ電子が流れる。また、ゲート電位を上昇させると、窓部ドリフト層３２ａの表層部（ゲート絶縁膜２０近傍の部分）にも電子が引き寄せられる。その結果、図２に示すように、窓部ドリフト層３２ａの表層部に電子蓄積層５２が形成される。電子蓄積層５２内では、ドリフト層３２の他部よりも電子濃度が高く、抵抗が低い。このため、窓部ドリフト層３２ａに流入した電子は、電子蓄積層５２に沿って流れ、その後、電子蓄積層５２から下方向へ流れる。このように窓部ドリフト層３２ａの表層部に電子蓄積層５２が形成されることで、窓部ドリフト層３２ａの抵抗が低くなる。電子は、窓部ドリフト層３２ａから基部ドリフト層３２ｂを介してドレイン層３０へ流れる。このように、ソース層３６からドレイン層３０へ電子が流れるので、スイッチング素子１０がオンする。
図３は、第１チャネル部４０ａとゲート絶縁膜２０の界面におけるバンドギャップ図（伝導帯の底のエネルギーＥｃ）を示しており、図４は、第２チャネル部４０ｂとゲート絶縁膜２０の界面におけるバンドギャップ図（伝導帯の底のエネルギーＥｃ）を示している。なお、図３、４は、スイッチング素子１０がオフしているときのバンドギャップ図を示している。図３、４に示すように、第１チャネル部４０ａと第２チャネル部４０ｂの何れでも、ゲート絶縁膜２０の近傍でバンド（エネルギーＥｃ）が下側に屈曲する。上述したように、第１チャネル部４０ａの上部に配置されている第１導電体２３ａは、第２チャネル部４０ｂの上部に配置されている第２導電体２３ｂよりも高い仕事関数を有している。このため、第１チャネル部４０ａでは、第２チャネル部４０ｂよりも、ゲート絶縁膜２０近傍におけるバンドの曲がり方が緩やかである。このため、ゲート絶縁膜２０近傍におけるエネルギーＥｃは、第１チャネル部４０ａで第２チャネル部４０ｂよりも高い。このため、ゲート電極２３の電位を上昇させるときに、第１チャネル部４０ａには第２チャネル部４０ｂよりもチャネル５０が形成され難い。したがって、ゲート電極２３の電位をゲート閾値未満の値から上昇させるときに、第２チャネル部４０ｂに先にチャネル５０が形成され、さらにゲート電圧を上昇させると第１チャネル部４０ａにチャネル５０が形成される。第１チャネル部４０ａにチャネル５０が形成された段階で、チャネル５０がソース層３６と窓部ドリフト層３２ａを接続する。このため、第１チャネル部４０ａにチャネル５０が形成されるときのゲート電圧が、ゲート閾値となる。このように、チャネル部４０の上部のゲート絶縁膜２０の少なくとも一部に仕事関数が高い第１導電体２３ａが接していることで、ゲート閾値を高くすることができる。
図５の実線のグラフは、窓部ドリフト層３２ａとゲート絶縁膜２０の界面におけるバンドギャップ図（伝導帯の底のエネルギーＥｃ）を示している。また、図５の破線のグラフは、窓部ドリフト層３２ａを覆うゲート絶縁膜２０に接するゲート電極２３を、第２導電体２３ｂ（低仕事関数）から第１導電体２３ａ（高仕事関数）に変更した場合のバンドギャップ図を示している。なお、図５は、スイッチング素子がオフしているときのバンドギャップ図を示している。図５に示すように、ゲート絶縁膜２０の近傍でバンド（エネルギーＥｃ）が上側に屈曲する。ゲート電極２３が低仕事関数である場合（実線グラフ）の方が、ゲート電極２３が高仕事関数である場合（破線グラフ）よりも、ゲート絶縁膜２０近傍におけるバンドの曲がり方が緩やかである。このため、ゲート絶縁膜２０近傍におけるエネルギーＥｃは、ゲート電極２３が低仕事関数である場合（実線グラフ）の方が、ゲート電極２３が高仕事関数である場合（破線グラフ）よりも、低い。このため、ゲート電極２３の電位を上昇させるときに、ゲート電極２３が低仕事関数である場合（実線グラフ）の方が、ゲート電極２３が高仕事関数である場合（破線グラフ）よりも、窓部ドリフト層３２ａの表層部に電子が引き寄せられ易い。本実施形態では、窓部ドリフト層３２ａの上部のゲート絶縁膜２０の表面全体に、仕事関数が低い第２導電体２３ｂが接している。このため、窓部ドリフト層３２ａの表層部全域に、電子密度が極めて高く抵抗が極めて低い電子蓄積層５２が形成される。これによって、スイッチング素子１０のオン抵抗が低減される。
以上に説明したように、チャネル部４０の上部で仕事関数が高い第１導電体がゲート絶縁膜２０に接していることで、ゲート閾値を高くすることができる。また、窓部ドリフト層３２ａの上部で仕事関数が低い第２導電体がゲート絶縁膜２０に接していることで、電子蓄積層５２の抵抗を低減することができる。ゲート電極２３を第１導電体２３ａと第２導電体２３ｂにより構成することで、高いゲート閾値と電子蓄積層５２の抵抗低減の両方を実現することができる。
また、第２導電体２３ｂとして抵抗が高いｐ型ポリシリコンを用いる場合には、上述した実施形態のように第１導電体２３ａが第２導電体２３ｂを覆うように配置して第１導電体２３ａをゲート配線として用いることができる。これによって、ゲート配線の抵抗を低減することができる。
なお、第２導電体２３ｂの配置は、任意に変更することができる。例えば、図６に示すように、窓部ドリフト層３２ａの中央部の上部でのみ第２導電体２３ｂがゲート絶縁膜２０に接していてもよい。このような構成でも、窓部ドリフト層３２ａの中央部の表層部で抵抗が極めて低い電子蓄積層が形成されるので、スイッチング素子のオン抵抗を低減することができる。また、図７に示すように、ボディ層３４と窓部ドリフト層３２ａの境界部の上部のみで第２導電体２３ｂがゲート絶縁膜２０に接していてもよい。この構成では、チャネル部４０に隣接する範囲の窓部ドリフト層３２ａに電子密度が高い電子蓄積層が形成される。チャネル部４０に隣接する範囲の窓部ドリフト層３２ａは、チャネルを通過した高密度の電子が流れる領域である。この領域に低抵抗の電子蓄積層が形成されるので、スイッチング素子のオン抵抗を効果的に低減することができる。図７の構成によれば、図６の構成よりもさらにスイッチング素子のオン抵抗を低減することができる。但し、図１のように、窓部ドリフト層３２ａの上部のゲート絶縁膜２０の表面全体に第２導電体２３ｂが接していれば、図７の構成よりもさらにスイッチング素子のオン抵抗を低減することができる。
また、チャネル部４０上の第１導電体２３ａの配置は、任意に変更することができる。ソース層３６から窓部ドリフト層３２ａに向かう方向に沿った断面において、チャネル部４０上のゲート絶縁膜２０の表面の少なくとも一部が第１導電体２３ａに接していれば、ゲート閾値を高くすることができる。
また、上述した実施形態において、上部電極２６のソースコンタクト部２６ａが、第２導電体２３ｂと同じ材料により構成されていてもよい。仕事関数が低い導電体は、ｎ型半導体に対して低抵抗で接触することができる。ソースコンタクト部２６ａを仕事関数が低い第２導電体２３ｂと同じ材料により構成することで、ソースコンタクト部２６ａをソース層３６に低抵抗で接触させることができる。また、製造工程においては、第２導電体２３ｂとソースコンタクト部２６ａを同一工程で形成することができる。したがって、効率的にスイッチング素子を製造することができる。
また、上述した実施形態において、上部電極２６のボディコンタクト部２６ｂが、第１導電体２３ａと同じ材料により構成されていてもよい。仕事関数が高い導電体は、ｐ型半導体に対して低抵抗で接触することができる。ボディコンタクト部２６ｂを仕事関数が高い第１導電体２３ａと同じ材料により構成することで、ボディコンタクト部２６ｂをボディ層３４の高濃度層３４ｂに低抵抗で接触させることができる。また、製造工程においては、第１導電体２３ａとボディコンタクト部２６ｂを同一工程で形成することができる。したがって、効率的にスイッチング素子を製造することができる。
また、上述した実施例では、２つのボディ層３４の間に窓部ドリフト層３２ａが配置されているタイプのスイッチング素子について説明したが、トレンチ型のスイッチング素子等の他のタイプのスイッチング素子に本明細書に開示の技術を適用してもよい。トレンチ型でも、仕事関数が異なる導電体の組み合わせによりゲート電極を構成することで、高いゲート閾値と電子蓄積層の低抵抗化を実現することができる。但し、実施形態のスイッチング素子１０では、窓部ドリフト層３２ａの両側のボディ層３４から窓部ドリフト層３２ａに空乏層が伸びるので、窓部ドリフト層３２ａの抵抗が高くなり易い。したがって、電子蓄積層によって窓部ドリフト層３２ａの抵抗を低減することで、よりスイッチング素子のオン抵抗を低減することができる。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例のスイッチング素子は、第２導電体が、ボディ層とドリフト層の境界を覆っている部分のゲート絶縁膜に接していてもよい。
この構成によれば、ボディ層に形成されたチャネルからドリフト層に電子が流入する位置（すなわち、ボディ層とドリフト層の境界に隣接する部分のドリフト層）に、極めて抵抗が低い電子蓄積層を形成することができる。ボディ層に形成されたチャネルからドリフト層に電子が流入する位置は、電流が集中する位置である。極めて抵抗が低い電子蓄積層を電流が集中する位置に形成することができるので、効果的にスイッチング素子のオン抵抗を低減することができる。
本明細書が開示する一例のスイッチング素子は、半導体基板をさらに有していてもよく、ボディ層を複数有していてもよく、ソース層を複数有していてもよい。複数の前記ボディ層が、前記半導体基板の表面に露出するとともに互いから分離するように前記半導体基板内に配置されていてもよい。複数の前記ソース層が、対応する前記ボディ層に囲まれるとともに前記半導体基板の前記表面に露出するように前記半導体基板内に配置されていてもよい。ドリフト層が、複数の前記ボディ層の間で前記半導体基板の前記表面に露出するように前記半導体基板内に配置されていてもよい。
この構成では、ドリフト層が複数のボディ層に挟まれているため、各ボディ層から伸びる空乏層の影響によってドリフト層の抵抗が高くなり易い。ドリフト層に対向するように仕事関数が低い第２導電体を設けることによって、ドリフト層の抵抗を低減することができる。
本明細書が開示する一例のスイッチング素子は、第２導電体が、複数の前記ボディ層の間に位置する部分の前記ドリフト層を覆っている部分の前記ゲート絶縁膜の表面全体に接していてもよい。
この構成によれば、ドリフト層の抵抗を効果的に低減することができる。
本明細書が開示する一例のスイッチング素子は、ボディ層に接するとともに第１導電体により構成されている第１コンタクト電極と、ソース層に接するとともに第２導電体により構成されている第２コンタクト電極をさらに有していてもよい。
仕事関数が高い第１導電体は、ｐ型のボディ層に対して低抵抗で接触するので、ボディ層に対する第１コンタクト電極として用いることができる。仕事関数が低い第２導電体は、ｎ型のソース層に対して低抵抗で接触するので、ソース層に対する第２コンタクト電極として用いることができる。この構成によれば、ゲート電極の第１導電体と第１コンタクト電極を同時に形成することができ、ゲート電極の第２導電体と第２コンタクト電極を同時に形成することができる。したがって、この構造によれば、スイッチング素子を効率的に製造することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：スイッチング素子
１２ ：半導体基板
２０ ：ゲート絶縁膜
２３ ：ゲート電極
２３ａ ：第１導電体
２３ｂ ：第２導電体
２４ ：層間絶縁膜
２６ ：上部電極
２６ａ ：ソースコンタクト部
２６ｂ ：ボディコンタクト部
２８ ：下部電極
３０ ：ドレイン層
３２ ：ドリフト層
３２ａ ：窓部ドリフト層
３２ｂ ：基部ドリフト層
３４ ：ボディ層
３６ ：ソース層
４０ ：チャネル部

Claims (5)

  1. スイッチング素子であって、
    ｎ型のソース層と、
    前記ソース層に接するｐ型のボディ層と、
    前記ボディ層に接し、前記ボディ層によって前記ソース層から分離されているｎ型のドリフト層と、
    前記ソース層の表面、前記ボディ層の表面、及び、前記ドリフト層の表面に跨る範囲を覆っているゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ソース層、前記ボディ層、及び、前記ドリフト層に対向しているゲート電極、
    を有しており、
    前記ゲート電極が、第１導電体と、前記第１導電体よりも仕事関数が低い第２導電体を有しており、
    前記第１導電体が、前記ボディ層を覆っている部分の前記ゲート絶縁膜に接しており、
    前記第２導電体が、前記ドリフト層を覆っている部分の前記ゲート絶縁膜に接している、
    スイッチング素子。
  2. 前記第２導電体が、前記ボディ層と前記ドリフト層の境界を覆っている部分の前記ゲート絶縁膜に接している、請求項１のスイッチング素子。
  3. 半導体基板をさらに有し、
    前記ボディ層を複数有し、
    前記ソース層を複数有し、
    複数の前記ボディ層が、前記半導体基板の表面に露出するとともに互いから分離するように前記半導体基板内に配置されており、
    複数の前記ソース層が、対応する前記ボディ層に囲まれるとともに前記半導体基板の前記表面に露出するように前記半導体基板内に配置されており、
    前記ドリフト層が、複数の前記ボディ層の間で前記半導体基板の前記表面に露出するように前記半導体基板内に配置されている、
    請求項１または２のスイッチング素子。
  4. 前記第２導電体が、複数の前記ボディ層の間に位置する部分の前記ドリフト層を覆っている部分の前記ゲート絶縁膜の表面全体に接している、請求項３のスイッチング素子。
  5. 前記ボディ層に接し、前記第１導電体により構成されている第１コンタクト電極と、
    前記ソース層に接し、前記第２導電体により構成されている第２コンタクト電極、
    をさらに有する請求項３または４のスイッチング素子。
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