WO2024252608A1 - 電子デバイス及び電子デバイスの製造方法 - Google Patents

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00

Definitions

  • This disclosure relates to electronic devices and methods for manufacturing electronic devices.
  • Quantum computers may use electronic devices with quantum bits that include Josephson junction elements.
  • Josephson junction elements are formed on a substrate such as a silicon substrate.
  • the objective of this disclosure is to provide an electronic device and a method for manufacturing an electronic device that can suppress the effects of a two-level system.
  • an electronic device having a substrate having a recess on a first surface, a first superconducting wiring having a portion in contact with the first surface, a second superconducting wiring intersecting with the first superconducting wiring in a plan view above the recess and having a portion in contact with the first surface, an insulating film provided between the first superconducting wiring and the second superconducting wiring, and a first support member provided within the recess and supporting at least one of the first superconducting wiring or the second superconducting wiring, wherein the area between the area where the first superconducting wiring and the second superconducting wiring intersect in a plan view and the bottom surface of the recess is hollow.
  • This disclosure makes it possible to suppress the effects of two-level systems.
  • FIG. 1 is a perspective view showing an electronic device according to a first embodiment.
  • FIG. 2 is a cross-sectional view (part 1) showing the electronic device according to the first embodiment.
  • FIG. 3 is a cross-sectional view (part 2) showing the electronic device according to the first embodiment.
  • FIG. 4 is a plan view (part 1) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 5 is a plan view (part 2) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 6 is a plan view (part 3) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 7 is a plan view (part 4) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 1 is a perspective view showing an electronic device according to a first embodiment.
  • FIG. 2 is a cross-sectional view (part 1) showing the electronic device according to the first embodiment.
  • FIG. 3 is a cross-sectional view (part 2) showing the electronic device according to
  • FIG. 8 is a plan view (part 5) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 9 is a plan view (part 6) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 10 is a plan view (part 7) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 11 is a plan view (part 8) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 12 is a plan view (part 9) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 13 is a plan view (part 10) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 14 is a plan view (part 11) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 15 is a cross-sectional view (part 1) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • 16A to 16C are cross-sectional views (part 2) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 17 is a cross-sectional view (part 3) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 18 is a cross-sectional view (part 4) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 19 is a cross-sectional view (part 5) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 20 is a cross-sectional view (part 6) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 21 is a cross-sectional view (part 7) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 22 is a cross-sectional view (part 8) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 23 is a cross-sectional view (part 9) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 24 is a cross-sectional view (part 10) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 25 is a cross-sectional view (part 11) illustrating the method for manufacturing the electronic device according to the first embodiment.
  • FIG. 26 is a perspective view showing an electronic device according to the second embodiment.
  • FIG. 27 is a perspective view showing an electronic device according to the third embodiment.
  • FIG. 28 is a diagram illustrating a quantum processing device according to the fourth embodiment.
  • the X1-X2 direction, the Y1-Y2 direction, and the Z1-Z2 direction are defined as mutually orthogonal directions.
  • a plane including the X1-X2 direction and the Y1-Y2 direction is described as the XY plane
  • a plane including the Y1-Y2 direction and the Z1-Z2 direction is described as the YZ plane
  • a plane including the Z1-Z2 direction and the X1-X2 direction is described as the ZX plane.
  • the Z1-Z2 direction is defined as the up-down direction, with the Z1 side as the top side and the Z2 side as the bottom side.
  • a planar view refers to viewing an object from the Z1 side
  • a planar shape refers to the shape of an object viewed from the Z1 side.
  • FIG. 1 is a perspective view showing an electronic device according to the first embodiment.
  • Figs. 2 and 3 are cross-sectional views showing the electronic device according to the first embodiment.
  • the electronic device 1 has a substrate 110, a superconducting wiring 121, a superconducting wiring 122, an insulating film 130, a support member 151, and a support member 152.
  • the substrate 110 is, for example, a silicon substrate or a sapphire substrate.
  • a recess 112 is formed on the top surface 111 of the substrate 110.
  • the top surface 111 is a surface parallel to the XY plane.
  • the recess 112 has a rectangular planar shape with two sides parallel to the X1-X2 direction and two sides parallel to the Y1-Y2 direction. For example, the depth of the recess 112 (dimension in the Z1-Z2 direction) is constant.
  • the recess 112 has sidewall surfaces 141 and 142 parallel to the YZ plane, sidewall surfaces 143 and 144 parallel to the ZX plane, and a bottom surface 145 parallel to the XY plane.
  • the sidewall surface 141 is closer to the X1 side than the sidewall surface 142
  • the sidewall surface 143 is closer to the Y1 side than the sidewall surface 144.
  • the top surface 111 is an example of a first surface.
  • the support members 151 and 152 are, for example, silicon oxide (SiO 2 ) films.
  • the support members 151 and 152 are provided in the recessed portion 112.
  • the height (thickness) of the support members 151 and 152 is preferably equal to the depth of the recessed portion 112, but may be greater or smaller than the depth of the recessed portion 112.
  • the support member 151 is disposed near the side wall surface 141, and the support member 152 is disposed near the side wall surface 144.
  • the distance between the support member 151 and the side wall surface 141 is smaller than the distance between the support member 151 and the side wall surface 142, and the distance between the support member 151 and the side wall surface 143 is larger than the distance between the support member 151 and the side wall surface 144.
  • the distance between the support member 152 and the side wall surface 143 is greater than the distance between the support member 152 and the side wall surface 144, and the distance between the support member 152 and the side wall surface 141 is less than the distance between the support member 152 and the side wall surface 142.
  • the distance between the support member 151 and the side wall surface 141 is less than the distance between the support member 152 and the side wall surface 141, and the distance between the support member 152 and the side wall surface 144 is less than the distance between the support member 151 and the side wall surface 144.
  • the support member 151 is an example of a first support member
  • the support member 152 is an example of a second support member.
  • the superconducting wiring 121 and the superconducting wiring 122 are, for example, aluminum (Al) films.
  • the superconducting wiring 121 extends along the X1-X2 direction. A portion of the superconducting wiring 121 contacts a portion of the upper surface 111 of the substrate 110 that is on the X2 side of the side wall surface 142. In a plan view, the superconducting wiring 121 is separated from the side wall surfaces 141, 143, and 144, and does not overlap with the side wall surfaces 141, 143, and 144.
  • the X1 side end of the superconducting wiring 121 is supported by a support member 151.
  • the superconducting wiring 122 extends along the Y1-Y2 direction.
  • a portion of the superconducting wiring 122 contacts a portion of the upper surface 111 of the substrate 110 that is on the Y1 side of the side wall surface 143.
  • the superconducting wiring 122 is separated from the side wall surfaces 141, 142, and 144 and does not overlap with the side wall surfaces 141, 142, and 144.
  • the Y2 side end of the superconducting wiring 122 is supported by a support member 152.
  • superconducting wiring 121 and superconducting wiring 122 cross each other. That is, in plan view, a portion of superconducting wiring 121 between support member 151 and side wall surface 142 and a portion of superconducting wiring 122 between support member 152 and side wall surface 143 overlap in the Z1-Z2 direction.
  • Superconducting wiring 121 is an example of a first superconducting wiring
  • superconducting wiring 122 is an example of a second superconducting wiring.
  • the insulating film 130 is, for example, an aluminum oxide (Al 2 O 3 ) film.
  • the insulating film 130 is provided between the superconducting wiring 121 and the superconducting wiring 122.
  • the insulating film 130 is provided between the superconducting wiring 121 and the superconducting wiring 122 in a region where the superconducting wiring 121 and the superconducting wiring 122 overlap each other.
  • the insulating film 130 contacts the superconducting wiring 121 and the superconducting wiring 122.
  • the insulating film 130 may cover other parts of the superconducting wiring 121.
  • the thickness of the insulating film 130 is a thickness that allows a tunnel effect to occur between the superconducting wiring 121 and the superconducting wiring 122.
  • the insulating film 130 covers the top and side surfaces of the superconducting wiring 121, but is not shown in FIG. 1 except for the part between the superconducting wiring 121 and the superconducting wiring 122.
  • the region where superconducting wiring 121 and superconducting wiring 122 intersect in a plan view functions as a superconducting Josephson junction element in an extremely low temperature environment of, for example, about 10 mK.
  • a space 113 exists between the region that functions as a superconducting Josephson junction element and bottom surface 145 of recess 112.
  • the region that functions as a superconducting Josephson junction element will be in direct contact with the substrate 110.
  • the substrate 110 is a silicon substrate, an oxide will inevitably be present on the upper surface 111 due to natural oxidation.
  • the oxide acts on the Josephson junction element as a defect called a two-level system (TLS), robbing the Josephson junction element of energy and shortening the coherence time of the quantum bit having the Josephson junction element. If the coherence time is shortened, the time for which the quantum entangled state is maintained will also be shortened, shortening the time for which quantum calculations can be performed in a quantum computer having quantum bits, and reducing fidelity.
  • TLS two-level system
  • the shapes of the superconducting wiring 121 and the superconducting wiring 122 are stable even above the recessed portion 112. Furthermore, since the material of the support member 151 and the support member 152, such as silicon oxide, has a lower dielectric constant than the material of the substrate 110, such as silicon, the parasitic capacitance between the superconducting wiring 121 and the substrate 110 and the parasitic capacitance between the superconducting wiring 122 and the substrate 110 can be kept low.
  • the support member 151 and the support member 152 are separated from the Josephson junction element, so that the influence of the TLS present in the support member 151 and the support member 152 is unlikely to affect the Josephson junction element.
  • the superconducting wiring 121 and the superconducting wiring 122 cross each other in a plan view, it is easy to form the superconducting wiring 121 and the superconducting wiring 122 with high precision, as described below.
  • FIGS. 4 to 14 are plan views illustrating the method for manufacturing the electronic device according to the first embodiment.
  • 15 to 25 are cross-sectional views showing the method for manufacturing the electronic device according to the first embodiment.
  • a substrate 110 is prepared, and a mask 191 is formed on the upper surface 111 of the substrate 110.
  • the mask 191 has an opening 191A that exposes the area in which the recessed portion 112 of the substrate 110 will be formed.
  • the mask 191 is, for example, a resist mask.
  • Fig. 15 corresponds to a cross-sectional view taken along line XV-XV in Fig. 4.
  • FIG. 16 corresponds to a cross-sectional view taken along line XVI-XVI in FIG. 5.
  • FIG. 17 corresponds to a cross-sectional view taken along the line XVII-XVII in FIG. 6.
  • Fig. 18 corresponds to a cross-sectional view taken along line XVIII-XVIII in Fig. 7.
  • a mask 192 is formed on the substrate 110 and the filling member 161.
  • the mask 192 has an opening 192A exposing the region where the support member 151 is to be formed and an opening 192B exposing the region where the support member 152 is to be formed.
  • the mask 192 is, for example, a resist mask.
  • the portions of the filling member 161 exposed from the opening 192A and the portions exposed from the opening 192B are etched to form the openings 171 and 172 in the filling member 161.
  • the opening 171 is connected to the opening 192A, and the opening 172 is connected to the opening 192B.
  • the etching of the filling member 161 is, for example, dry etching.
  • FIG. 19 corresponds to a cross-sectional view taken along the line XIX-XIX in FIG. 8.
  • FIG. 20 corresponds to a cross-sectional view taken along the line XX-XX in FIG.
  • the film 155 is etched back so that the film 155 remains in the openings 171 and 172.
  • the support member 151 made of the film 155 is formed in the openings 171
  • the support member 152 is formed in the openings 172.
  • dry etching using, for example, tetrafluoromethane (CF 4 ) is performed.
  • Fig. 21 corresponds to a cross-sectional view taken along the line XXI-XXI in Fig. 10.
  • a mask 193 is formed on the substrate 110 and the embedding member 161.
  • the mask 193 has a two-layer structure and includes a lower layer 194 and an upper layer 195.
  • the lower layer 194 is formed on the substrate 110 and the embedding member 161, and the upper layer 195 is formed on the lower layer 194.
  • the upper layer 195 includes an opening 195A that exposes the areas in which the superconducting wiring 121 and the superconducting wiring 122 are to be formed.
  • the opening 195A has a cross-shaped planar shape.
  • the lower layer 194 includes an opening 194A that is wider than the opening 195A.
  • the opening 194A also has a cross-shaped planar shape.
  • Fig. 22 corresponds to a cross-sectional view taken along the line XXII-XXII in Fig. 11.
  • FIG. 12 and 23 corresponds to a cross-sectional view taken along the line XXIII-XXIII in Figure 12.
  • Figure 24 corresponds to a cross-sectional view taken along the line XXIV-XXIV in Figure 13.
  • the mask 193 is removed by, for example, a lift-off method. Then, the filling material 161 is removed.
  • the filling material 161 is removed by, for example, dry etching using oxygen (O 2 ). At this time, by increasing the gas pressure, the filling material 161 below the superconducting wiring 121 and the superconducting wiring 122 can be easily removed.
  • FIG. 25 corresponds to a cross-sectional view taken along the line XXV-XXV in FIG. 14.
  • This manufacturing method uses the lift-off method, so the support member 151, the support member 152, the superconducting wiring 121, and the superconducting wiring 122 can be formed with high precision.
  • the second embodiment differs from the first embodiment mainly in the structure of the superconducting wiring and the arrangement of the support members.
  • the second embodiment relates to an electronic device.
  • Fig. 26 is a perspective view showing an electronic device according to the second embodiment.
  • the electronic device 2 has a substrate 210, a superconducting wiring 221, a superconducting wiring 222, an insulating film 230, two support members 251, two support members 252, four support members 253, and four support members 254.
  • a structure having two support members 251, two support members 252, four support members 253, and four support members 254 is disclosed, but the number of each support member is not limited to this.
  • the substrate 210 is, for example, a silicon substrate or a sapphire substrate.
  • a recess 212 is formed on an upper surface 211 of the substrate 210.
  • the upper surface 211 is a surface parallel to the XY plane.
  • the recess 212 has a cross-shaped planar shape. For example, the depth of the recess 212 (dimension in the Z1-Z2 direction) is constant.
  • the upper surface 211 is an example of a first surface.
  • the support members 251, 252, 253, and 254 are, for example, SiO 2 films.
  • the support members 251, 252, 253, and 254 are provided in the recessed portion 212.
  • the height (thickness) of the support members 251, 252, 253, and 254 is preferably equal to the depth of the recessed portion 212, but may be greater or smaller than the depth of the recessed portion 212.
  • the two support members 251 are arranged side by side in the X1-X2 direction in a portion of the recessed portion 212 that extends parallel to the X1-X2 direction.
  • the four support members 253 are arranged on the X2 side of the two support members 251, and are arranged in a square lattice pattern parallel to the X1-X2 direction and the Y1-Y2 direction.
  • the two support members 252 are arranged side by side in the Y1-Y2 direction in a portion of the recess 212 that extends parallel to the Y1-Y2 direction.
  • the four support members 254 are arranged on the Y1 side of the two support members 252, and are arranged in a square lattice pattern parallel to the X1-X2 and Y1-Y2 directions.
  • the superconducting wiring 221 and the superconducting wiring 222 are, for example, Al films.
  • the superconducting wiring 221 extends along the X1-X2 direction.
  • the superconducting wiring 221 has a thin wire portion 221A with a width W1A in the Y1-Y2 direction, and a thick wire portion 221B with a width W1B in the Y1-Y2 direction.
  • the width W1B is greater than the width W1A.
  • the thin wire portion 221A and the thick wire portion 221B are connected to each other.
  • the thin wire portion 221A is supported by two support members 251, and the thick wire portion 221B is supported by four support members 253.
  • the superconducting wiring 222 extends along the Y1-Y2 direction.
  • the superconducting wiring 222 has a thin wire portion 222A with a width W2A in the X1-X2 direction, and a thick wire portion 222B with a width W2B in the X1-X2 direction. Width W2B is greater than width W2A.
  • Thin line portion 222A and thick line portion 222B are connected to each other. Thin line portion 222A is supported by two support members 252, and thick line portion 222B is supported by four support members 254.
  • Thin line portions 221A and 222A are an example of a first portion
  • thick line portions 221B and 222B are an example of a second portion.
  • the thin wire portion 221A of the superconducting wiring 221 and the thin wire portion 222A of the superconducting wiring 222 cross each other.
  • the superconducting wiring 221 is an example of a first superconducting wiring
  • the superconducting wiring 222 is an example of a second superconducting wiring.
  • the insulating film 230 is, for example, an Al 2 O 3 film.
  • the insulating film 230 is provided between the thin wire portion 221A and the thin wire portion 222A.
  • the insulating film 230 is provided between the thin wire portion 221A and the thin wire portion 222A in the region where the thin wire portion 221A and the thin wire portion 222A overlap each other.
  • the insulating film 230 contacts the thin wire portion 221A and the thin wire portion 222A.
  • the insulating film 230 may cover other parts of the superconducting wiring 221.
  • the thickness of the insulating film 230 is a thickness that can cause a tunnel effect between the thin wire portion 221A and the thin wire portion 222A.
  • the insulating film 230 covers the upper surface and side surfaces of the superconducting wiring 221, but is omitted in FIG. 26 except for the portion between the superconducting wiring 121 and the superconducting wiring 122.
  • the region where thin wire portion 221A and thin wire portion 222A intersect in a plan view functions as a superconducting Josephson junction element in an extremely low temperature environment of, for example, about 10 mK.
  • a space 213 exists between the region that functions as a superconducting Josephson junction element and bottom surface 245 of recess 212.
  • the electronic device 2 not only is there a hollow space between the region that functions as the superconducting Josephson junction element and the bottom surface 245 of the recessed portion 212, but also between the thick line portion 221B and the bottom surface 245, and between the thick line portion 222B and the bottom surface 245. This makes it possible to further reduce the parasitic capacitance between the superconducting wiring 221 and the substrate 210, and between the superconducting wiring 222 and the substrate 210.
  • the thick line portion 221B and the thick line portion 222B are used for electrical connections with other elements, etc.
  • the electronic device 2 according to the second embodiment can be manufactured by a method similar to that of the first embodiment.
  • the electronic device 2 according to the second embodiment can be manufactured by changing the mask pattern used for etching from that of the first embodiment.
  • the thick line portion 221B may be in contact with the upper surface 211 of the substrate 210, and the thick line portion 222B may be in contact with the upper surface 211 of the substrate 210.
  • a third embodiment differs from the first embodiment mainly in the arrangement of the support members.
  • Fig. 27 is a perspective view showing an electronic device according to the third embodiment.
  • the electronic device 3 has a support member 351 instead of the support member 151, and has a support member 352 instead of the support member 152.
  • the support members 351 and 352 are, for example, SiO 2 films. The thickness of the support members 351 and 352 is about 100 nm.
  • the support members 351 and 352 are provided on the upper surface 111 of the substrate 110.
  • the support member 351 is provided on a portion of the upper surface 111 of the substrate 110 that is closer to the X1 side than the side wall surface 141.
  • the support member 352 is provided on a portion of the upper surface 111 of the substrate 110 that is closer to the Y2 side than the side wall surface 144.
  • the end of the superconducting wiring 121 on the X1 side is supported by the support member 351.
  • the end of the superconducting wiring 122 on the Y2 side is supported by the support member 352.
  • the area that functions as a superconducting Josephson junction element and the bottom surface 145 of the recess 112 are hollow, so that the effect of TLS can be suppressed even if an oxide is present on the bottom surface 145.
  • the dielectric constant of the support member is lower than that of the substrate, but the material of the support member is not limited to silicon oxide.
  • the support member may contain silicon oxide, silicon nitride, aluminum oxide, or resin.
  • An example of resin is benzocyclobutene (BCB).
  • the material of the superconducting wiring is also not limited to aluminum.
  • the superconducting wiring may contain a superconducting material other than Al, such as niobium (Nb), niobium nitride (NbN), tantalum (Ta), tantalum nitride (TaN), or titanium nitride (TiN).
  • the material of the insulating film sandwiched between two superconducting wirings is not limited to aluminum oxide.
  • the fourth embodiment relates to a quantum processing device including Josephson junction devices.
  • Fig. 28 is a diagram showing a quantum processing device according to the fourth embodiment.
  • the quantum computing device 800 has a quantum bit chip 810, a signal generator 820, a signal demodulator 830, and a cryogenic dilution refrigerator 840, as shown in FIG. 30.
  • the quantum bit chip 810 is housed in the cryogenic dilution refrigerator 840 and cooled to a temperature of 10 mK or less.
  • the signal generator 820 generates a microwave pulse signal, and the microwave pulse signal is input to the quantum bit chip 810.
  • the quantum bit chip 810 outputs a signal corresponding to the microwave pulse signal, and the signal demodulator 830 demodulates the signal output from the quantum bit chip 810.
  • the signal generator 820 and the signal demodulator 830 are used, for example, at a temperature around room temperature.
  • the quantum bit chip 810 includes a plurality of superconducting quantum bits (transmons) 850, and each superconducting quantum bit 850 has a Josephson junction element 851 and a capacitor 852 electrically connected in parallel to the Josephson junction element 851.
  • the Josephson junction element 851 is an electronic device according to any one of the first to third embodiments, and one superconducting wiring and the other superconducting wiring are connected to the capacitor 852.
  • the Josephson junction element 851 included in the quantum computing device 800 according to the fourth embodiment is an electronic device according to any one of the first to third embodiments, a long coherence time can be obtained for the superconducting quantum bit 850, thereby suppressing errors in quantum computing and improving fidelity.
  • the electronic device disclosed herein can be used, for example, in quantum computing.

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Abstract

電子デバイス（1）は、第１面に凹み部（112）を有する基板（110）と、一部が前記第１面に接する第１超導配線（121）と、前記凹み部の上方で平面視において前記第１超伝導配線と交差し、一部が前記第１面に接する第２超伝導配線（122）と、前記第１超伝導配線と前記第２超伝導配線との間に設けられた絶縁膜（130）と、前記凹み部内に設けられ、前記第１超伝導配線又は前記第２超伝導配線の少なくとも一方を支持する第１支持部材（151）と、を有し、平面視において前記第１超伝導配線と前記第２超伝導配線とが交差する領域と前記凹み部の底面（145）との間は中空である。

Description

電子デバイス及び電子デバイスの製造方法
　本開示は、電子デバイス及び電子デバイスの製造方法に関する。
　量子コンピュータに、ジョセフソン接合素子を含む量子ビットを有する電子デバイスが用いられることがある。従来の電子デバイスでは、ジョセフソン接合素子はシリコン基板等の基板の上に形成されている。
特表２０２０－５０３６９０号公報 特表２０２２－５２８１４６号公報 特表２０２０－５３５４６１号公報
　量子コンピュータの忠実度（フィデリティ）の向上のために、ジョセフソン接合素子を含む量子ビットに対してより長いコヒーレンス時間が要求されている。しかしながら、従来の電子デバイスにおいては、ジョセフソン接合素子が基板に存在する二準位系（two level system：ＴＬＳ）とよばれる欠陥の影響を受けやすく、コヒーレンス時間を伸ばすことが困難である。
　本開示の目的は、二準位系の影響を抑制することができる電子デバイス及び電子デバイスの製造方法を提供することにある。
　本開示の一形態によれば、第１面に凹み部を有する基板と、一部が前記第１面に接する第１超伝導配線と、前記凹み部の上方で平面視において前記第１超伝導配線と交差し、一部が前記第１面に接する第２超伝導配線と、前記第１超伝導配線と前記第２超伝導配線との間に設けられた絶縁膜と、前記凹み部内に設けられ、前記第１超伝導配線又は前記第２超伝導配線の少なくとも一方を支持する第１支持部材と、を有し、平面視において前記第１超伝導配線と前記第２超伝導配線とが交差する領域と前記凹み部の底面との間は中空である電子デバイスが提供される。
　本開示によれば、二準位系の影響を抑制することができる。
図１は、第１実施形態に係る電子デバイスを示す斜視図である。 図２は、第１実施形態に係る電子デバイスを示す断面図（その１）である。 図３は、第１実施形態に係る電子デバイスを示す断面図（その２）である。 図４は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その１）である。 図５は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その２）である。 図６は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その３）である。 図７は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その４）である。 図８は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その５）である。 図９は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その６）である。 図１０は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その７）である。 図１１は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その８）である。 図１２は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その９）である。 図１３は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その１０）である。 図１４は、第１実施形態に係る電子デバイスの製造方法を示す平面図（その１１）である。 図１５は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その１）である。 図１６は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その２）である。 図１７は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その３）である。 図１８は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その４）である。 図１９は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その５）である。 図２０は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その６）である。 図２１は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その７）である。 図２２は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その８）である。 図２３は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その９）である。 図２４は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その１０）である。 図２５は、第１実施形態に係る電子デバイスの製造方法を示す断面図（その１１）である。 図２６は、第２実施形態に係る電子デバイスを示す斜視図である。 図２７は、第３実施形態に係る電子デバイスを示す斜視図である。 図２８は、第４実施形態に係る量子演算装置を示す図である。
　以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本開示においては、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向を含む面をＸＹ面と記載し、Ｙ１－Ｙ２方向及びＺ１－Ｚ２方向を含む面をＹＺ面と記載し、Ｚ１－Ｚ２方向及びＸ１－Ｘ２方向を含む面をＺＸ面と記載する。なお、便宜上、Ｚ１－Ｚ２方向を上下方向とし、Ｚ１側を上側、Ｚ２側を下側とする。また、平面視とは、Ｚ１側から対象物を視ることをいい、平面形状とは、対象物をＺ１側から視た形状のことをいう。
　（第１実施形態）
　第１実施形態について説明する。第１実施形態は電子デバイスに関する。図１は、第１実施形態に係る電子デバイスを示す斜視図である。図２及び図３は、第１実施形態に係る電子デバイスを示す断面図である。
　図１～図３に示すように、第１実施形態に係る電子デバイス１は、基板１１０と、超伝導配線１２１と、超伝導配線１２２と、絶縁膜１３０と、支持部材１５１と、支持部材１５２とを有する。
　基板１１０は、例えばシリコン基板又はサファイア基板である。基板１１０の上面１１１に凹み部１１２が形成されている。上面１１１はＸＹ面に平行な面である。凹み部１１２は、Ｘ１－Ｘ２方向に平行な２辺と、Ｙ１－Ｙ２方向に平行な２辺とを備えた矩形状の平面形状を有する。例えば、凹み部１１２の深さ（Ｚ１－Ｚ２方向の寸法）は一定である。凹み部１１２は、ＹＺ面に平行な側壁面１４１及び側壁面１４２と、ＺＸ面に平行な側壁面１４３及び側壁面１４４と、ＸＹ面に平行な底面１４５とを有する。側壁面１４１は側壁面１４２よりもＸ１側にあり、側壁面１４３は側壁面１４４よりもＹ１側にある。上面１１１は第１面の一例である。
　支持部材１５１及び支持部材１５２は、例えば酸化シリコン（ＳｉＯ２）膜である。支持部材１５１及び支持部材１５２は凹み部１１２内に設けられている。支持部材１５１及び支持部材１５２の高さ（厚さ）は、凹み部１１２の深さと等しいことが好ましいが、凹み部１１２の深さより大きくてもよく、小さくてもよい。支持部材１５１は側壁面１４１の近傍に配置されており、支持部材１５２は側壁面１４４の近傍に配置されている。支持部材１５１と側壁面１４１との間の距離は、支持部材１５１と側壁面１４２との間の距離よりも小さく、支持部材１５１と側壁面１４３との間の距離は、支持部材１５１と側壁面１４４との間の距離よりも大きい。支持部材１５２と側壁面１４３との間の距離は、支持部材１５２と側壁面１４４との間の距離よりも大きく、支持部材１５２と側壁面１４１との間の距離は、支持部材１５２と側壁面１４２との間の距離よりも小さい。また、支持部材１５１と側壁面１４１との間の距離は、支持部材１５２と側壁面１４１との間の距離よりも小さく、支持部材１５２と側壁面１４４との間の距離は、支持部材１５１と側壁面１４４との間の距離よりも小さい。支持部材１５１は第１支持部材の一例であり、支持部材１５２は第２支持部材の一例である。
　超伝導配線１２１及び超伝導配線１２２は、例えばアルミニウム（Ａｌ）膜である。超伝導配線１２１はＸ１－Ｘ２方向に沿って延びる。超伝導配線１２１の一部は、基板１１０の上面１１１のうちで側壁面１４２よりもＸ２側にある部分に接している。超伝導配線１２１は、平面視で、側壁面１４１、１４３及び１４４から離れ、側壁面１４１、１４３及び１４４とは重ならない。超伝導配線１２１のＸ１側の端部は支持部材１５１により支持されている。超伝導配線１２２はＹ１－Ｙ２方向に沿って延びる。超伝導配線１２２の一部は、基板１１０の上面１１１のうちで側壁面１４３よりもＹ１側にある部分に接している。超伝導配線１２２は、平面視で、側壁面１４１、１４２及び１４４から離れ、側壁面１４１、１４２及び１４４とは重ならない。超伝導配線１２２のＹ２側の端部は支持部材１５２により支持されている。
　平面視において超伝導配線１２１と超伝導配線１２２とは互いに交差している。すなわち、平面視において、超伝導配線１２１の支持部材１５１と側壁面１４２との間の一部と、超伝導配線１２２の支持部材１５２と側壁面１４３との間の一部とがＺ１－Ｚ２方向で重なり合っている。超伝導配線１２１は第１超伝導配線の一例であり、超伝導配線１２２は第２超伝導配線の一例である。
　絶縁膜１３０は、例えば酸化アルミニウム（Ａｌ２Ｏ３）膜である。絶縁膜１３０は超伝導配線１２１と超伝導配線１２２との間に設けられている。絶縁膜１３０は超伝導配線１２１及び超伝導配線１２２が互いに重なり合う領域において超伝導配線１２１と超伝導配線１２２との間に設けられている。絶縁膜１３０は超伝導配線１２１及び超伝導配線１２２に接する。絶縁膜１３０が超伝導配線１２１の他の部分を覆っていてもよい。絶縁膜１３０の厚さは、超伝導配線１２１と超伝導配線１２２との間でトンネル効果が生じ得る厚さである。なお、絶縁膜１３０は、超伝導配線１２１の上面及び側面を覆うが、図１では、超伝導配線１２１と超伝導配線１２２との間の部分を除いて図示を省略している。
　電子デバイス１では、平面視において超伝導配線１２１と超伝導配線１２２とが交差する領域は、例えば１０ｍＫ程度の極低温環境において超伝導ジョセフソン接合素子として機能する。そして、超伝導ジョセフソン接合素子として機能する領域と凹み部１１２の底面１４５との間に空間１１３が存在する。つまり、超伝導ジョセフソン接合素子として機能する領域と凹み部１１２の底面１４５との間が中空になっている。
　基板１１０に凹み部１１２が形成されず、超伝導配線１２１及び超伝導配線１２２が上面１１１の上に直接形成されている場合、超伝導ジョセフソン接合素子として機能する領域が基板１１０に直接接触することになる。基板１１０がシリコン基板である場合、自然酸化により上面１１１には不可避的に酸化物が存在する。酸化物はジョセフソン接合素子に対して二準位系（ＴＬＳ）とよばれる欠陥として作用し、ジョセフソン接合素子からエネルギーを奪って、ジョセフソン接合素子を有する量子ビットのコヒーレンス時間を短くしてしまう。コヒーレンス時間が短くなると、量子もつれ状態が維持される時間も短くなり、量子ビットを有する量子コンピュータにおける量子計算が可能な時間が短くなり、忠実度が低下してしまう。
　一方、本実施形態では、超伝導ジョセフソン接合素子として機能する領域と凹み部１１２の底面１４５との間が中空になっている。このため、底面１４５に酸化物が存在しても、ＴＬＳの影響を抑制することができる。
　また、超伝導配線１２１が支持部材１５１により支持され、超伝導配線１２２が支持部材１５２により支持されているため、凹み部１１２の上方においても、超伝導配線１２１及び超伝導配線１２２の形状は安定している。更に、支持部材１５１及び支持部材１５２の材料、例えば酸化シリコンの比誘電率が基板１１０の材料、例えばシリコンの比誘電率よりも低いため、超伝導配線１２１と基板１１０との間の寄生容量及び超伝導配線１２２と基板１１０との間の寄生容量を低く抑えることができる。また、支持部材１５１及び支持部材１５２の材料が酸化物であっても、支持部材１５１及び支持部材１５２はジョセフソン接合素子から離れているため、支持部材１５１及び支持部材１５２に存在するＴＬＳの影響はジョセフソン接合素子に影響しにくい。
　また、平面視において超伝導配線１２１と超伝導配線１２２とが互いに交差しているため、下記のように、超伝導配線１２１及び超伝導配線１２２を高精度で形成しやすい。
　次に、第１実施形態に係る電子デバイスの製造方法について説明する。図４～図１４は、第１実施形態に係る電子デバイスの製造方法を示す平面図であり、
図１５～図２５は、第１実施形態に係る電子デバイスの製造方法を示す断面図である。
　まず、図４及び図１５に示すように、基板１１０を準備し、基板１１０の上面１１１の上にマスク１９１を形成する。マスク１９１は、基板１１０の凹み部１１２を形成する領域が露出する開口部１９１Ａを有する。マスク１９１は、例えばレジストマスクである。図１５は、図４中のXV-XV線に沿った断面図に相当する。
　次いで、図５及び図１６に示すように、基板１１０の開口部１９１Ａから露出する部分のエッチングを行うことにより、上面１１１に凹み部１１２を形成する。基板１１０のエッチングはウェットエッチング又はドライエッチングのどちらでもよい。図１６は、図５中のXVI-XVI線に沿った断面図に相当する。
　その後、図６及び図１７に示すように、マスク１９１を除去し、凹み部１１２の内側を埋めるように基板１１０の上に樹脂層１６０を形成する。樹脂層１６０は、例えばポリイミド層である。樹脂層１６０の形成に際しては、例えば、ポリイミド樹脂の塗布及び熱硬化を行う。図１７は、図６中のXVII-XVII線に沿った断面図に相当する。
　続いて、図７及び図１８に示すように、凹み部１１２内に樹脂層１６０が残存するように樹脂層１６０のエッチバックを行う。この結果、樹脂層１６０からなる埋め込み部材１６１が凹み部１１２内に形成される。樹脂層１６０のエッチバックでは、例えば酸素（Ｏ２）を用いたドライエッチングを行う。図１８は、図７中のXVIII-XVIII線に沿った断面図に相当する。
　次いで、図８及び図１９に示すように、基板１１０及び埋め込み部材１６１の上にマスク１９２を形成する。マスク１９２は、支持部材１５１を形成する領域が露出する開口部１９２Ａと、支持部材１５２を形成する領域が露出する開口部１９２Ｂとを有する。マスク１９２は、例えばレジストマスクである。その後、埋め込み部材１６１の開口部１９２Ａから露出する部分及び開口部１９２Ｂから露出する部分のエッチングを行うことにより、埋め込み部材１６１に開口部１７１及び開口部１７２を形成する。開口部１７１は開口部１９２Ａに繋がり、開口部１７２は開口部１９２Ｂに繋がる。埋め込み部材１６１のエッチングは、例えばドライエッチングである。図１９は、図８中のXIX-XIX線に沿った断面図に相当する。
　続いて、図９及び図２０に示すように、マスク１９２を除去し、開口部１７１の内側及び開口部１７２の内側を埋めるように基板１１０及び埋め込み部材１６１の上に支持部材１５１及び支持部材１５２の材料の膜１５５を形成する。膜１５５は、例えばＳｉＯ２膜である。膜１５５は、例えばスパッタ法又はスピンオングラス（ＳＯＧ）の塗布及び硬化により形成することができる。図２０は、図９中のXX-XX線に沿った断面図に相当する。
　次いで、図１０及び図２１に示すように、開口部１７１内及び開口部１７２内に膜１５５が残存するように膜１５５のエッチバックを行う。この結果、膜１５５からなる支持部材１５１が開口部１７１内に形成され、支持部材１５２が開口部１７２内に形成される。膜１５５のエッチバックでは、例えば四フッ化メタン（ＣＦ４）を用いたドライエッチングを行う。図２１は、図１０中のXXI-XXI線に沿った断面図に相当する。
　その後、図１１及び図２２に示すように、基板１１０及び埋め込み部材１６１の上にマスク１９３を形成する。マスク１９３は２層構造を有しており、下層１９４及び上層１９５を備える。下層１９４は基板１１０及び埋め込み部材１６１の上に形成され、上層１９５は下層１９４の上に形成される。上層１９５は、超伝導配線１２１及び超伝導配線１２２を形成する領域が露出する開口部１９５Ａを備える。開口部１９５Ａは十字型の平面形状を有する。下層１９４は、開口部１９５Ａよりも広い開口部１９４Ａを備える。開口部１９４Ａも十字型の平面形状を有する。図２２は、図１１中のXXII-XXII線に沿った断面図に相当する。
　続いて、図１２及び図２３に示すように、上面１１１から見てＺ１側からＸ１側に傾いた方向からのアルミニウムの蒸着を行うことにより、支持部材１５１、埋め込み部材１６１及び基板１１０の上にアルミニウム膜を形成する。次いで、このアルミニウム膜の表面を酸化する。この結果、アルミニウム膜から超伝導配線１２１及び絶縁膜１３０が形成される。図２３は、図１２中のXXIII-XXIII線に沿った断面図に相当する。
　その後、図１３及び図２４に示すように、上面１１１から見てＺ１側からＹ２側に傾いた方向からのアルミニウムの蒸着を行うことにより、支持部材１５２、埋め込み部材１６１、絶縁膜１３０及び基板１１０の上に超伝導配線１２２を形成する。図２４は、図１３中のXXIV-XXIV線に沿った断面図に相当する。
　続いて、図１４及び図２５に示すように、マスク１９３を例えばリフトオフ法などにより除去する。そして、埋め込み部材１６１を除去する。埋め込み部材１６１の除去では、例えば酸素（Ｏ２）を用いたドライエッチングを行う。このとき、ガス圧を高くすることで、超伝導配線１２１及び超伝導配線１２２の下方の埋め込み部材１６１を除去しやすくできる。図２５は、図１４中のXXV-XXV線に沿った断面図に相当する。
　このような製造方法によれば、リフトオフ法を採用しているため、支持部材１５１、支持部材１５２、超伝導配線１２１及び超伝導配線１２２を高精度で形成することができる。
　（第２実施形態）
　次に、第２実施形態について説明する。第２実施形態は、主として、超伝導配線の構造及び支持部材の配置の点で第１実施形態と相違する。第２実施形態は電子デバイスに関する。図２６は、第２実施形態に係る電子デバイスを示す斜視図である。
　図２６に示すように、第２実施形態に係る電子デバイス２は、基板２１０と、超伝導配線２２１と、超伝導配線２２２と、絶縁膜２３０と、２個の支持部材２５１と、２個の支持部材２５２と、４個の支持部材２５３と、４個の支持部材２５４とを有する。本実施形態では２個の支持部材２５１と、２個の支持部材２５２と、４個の支持部材２５３と、４個の支持部材２５４を有する構造を開示しているが、それぞれの支持部材の数はこれに限られない。
　基板２１０は、例えばシリコン基板又はサファイア基板である。基板２１０の上面２１１に凹み部２１２が形成されている。上面２１１はＸＹ面に平行な面である。凹み部２１２は十字型の平面形状を有する。例えば、凹み部２１２の深さ（Ｚ１－Ｚ２方向の寸法）は一定である。上面２１１は第１面の一例である。
　支持部材２５１、２５２、２５３及び２５４は、例えばＳｉＯ２膜である。支持部材２５１、２５２、２５３及び２５４は凹み部２１２内に設けられている。支持部材２５１、２５２、２５３及び２５４の高さ（厚さ）は、凹み部２１２の深さと等しいことが好ましいが、凹み部２１２の深さより大きくてもよく、小さくてもよい。
　２個の支持部材２５１は、凹み部２１２のＸ１－Ｘ２方向に平行に延びる部分において、Ｘ１－Ｘ２方向に並んで配置されている。４個の支持部材２５３は、２個の支持部材２５１よりもＸ２側に配置されており、Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向に平行な四角格子状に配置されている。
　２個の支持部材２５２は、凹み部２１２のＹ１－Ｙ２方向に平行に延びる部分において、Ｙ１－Ｙ２方向に並んで配置されている。４個の支持部材２５４は、２個の支持部材２５２よりもＹ１側に配置されており、Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向に平行な四角格子状に配置されている。
　超伝導配線２２１及び超伝導配線２２２は、例えばＡｌ膜である。超伝導配線２２１はＸ１－Ｘ２方向に沿って延びる。超伝導配線２２１は、Ｙ１－Ｙ２方向に幅Ｗ１Ａを備えた細線部２２１Ａと、Ｙ１－Ｙ２方向に幅Ｗ１Ｂを備えた太線部２２１Ｂとを有する。幅Ｗ１Ｂは幅Ｗ１Ａよりも大きい。細線部２２１Ａ及び太線部２２１Ｂは互いに繋がっている。細線部２２１Ａは２個の支持部材２５１により支持され、太線部２２１Ｂは４個の支持部材２５３により支持されている。超伝導配線２２２はＹ１－Ｙ２方向に沿って延びる。超伝導配線２２２は、Ｘ１－Ｘ２方向に幅Ｗ２Ａを備えた細線部２２２Ａと、Ｘ１－Ｘ２方向に幅Ｗ２Ｂを備えた太線部２２２Ｂとを有する。幅Ｗ２Ｂは幅Ｗ２Ａよりも大きい。細線部２２２Ａ及び太線部２２２Ｂは互いに繋がっている。細線部２２２Ａは２個の支持部材２５２により支持され、太線部２２２Ｂは４個の支持部材２５４により支持されている。細線部２２１Ａ及び２２２Ａは第１部の一例であり、太線部２２１Ｂ及び２２２Ｂは第２部の一例である。
　平面視において超伝導配線２２１の細線部２２１Ａと超伝導配線２２２の細線部２２２Ａとは互いに交差している。平面視において、細線部２２１Ａの２個の支持部材２５１の間の一部と、細線部２２２Ａの２個の支持部材２５２の間の一部とがＺ１－Ｚ２方向で重なり合っている。超伝導配線２２１は第１超伝導配線の一例であり、超伝導配線２２２は第２超伝導配線の一例である。
　絶縁膜２３０は、例えばＡｌ２Ｏ３膜である。絶縁膜２３０は細線部２２１Ａと細線部２２２Ａとの間に設けられている。絶縁膜２３０は細線部２２１Ａ及び細線部２２２Ａが互いに重なり合う領域において細線部２２１Ａと細線部２２２Ａとの間に設けられている。絶縁膜２３０は細線部２２１Ａ及び細線部２２２Ａに接する。絶縁膜２３０が超伝導配線２２１の他の部分を覆っていてもよい。絶縁膜２３０の厚さは、細線部２２１Ａと細線部２２２Ａとの間でトンネル効果が生じ得る厚さである。なお、絶縁膜２３０は、超伝導配線２２１の上面及び側面を覆うが、図２６では、超伝導配線１２１と超伝導配線１２２との間の部分を除いて図示を省略している。
　電子デバイス２では、平面視において細線部２２１Ａと細線部２２２Ａとが交差する領域は、例えば１０ｍＫ程度の極低温環境において超伝導ジョセフソン接合素子として機能する。そして、超伝導ジョセフソン接合素子として機能する領域と凹み部２１２の底面２４５との間に空間２１３が存在する。つまり、超伝導ジョセフソン接合素子として機能する領域と凹み部２１２の底面２４５との間が中空になっている。このため、底面２４５に酸化物が存在しても、ＴＬＳの影響を抑制することができる。
　また、電子デバイス２では、超伝導ジョセフソン接合素子として機能する領域と凹み部２１２の底面２４５との間だけでなく、太線部２２１Ｂと底面２４５との間も、太線部２２２Ｂと底面２４５との間も中空になっている。このため、超伝導配線２２１と基板２１０との間の寄生容量及び超伝導配線２２２と基板２１０との間の寄生容量を更に低く抑えることができる。なお、太線部２２１Ｂ及び太線部２２２Ｂは、他の素子との間の電気的接続等に用いられる。
　第２実施形態に係る電子デバイス２は、第１実施形態に準じた方法で製造することができる。例えば、エッチングに用いるマスクのパターンを第１実施形態から変更することで第２実施形態に係る電子デバイス２を製造することができる。
　なお、図示を省略しているが、太線部２２１Ｂが基板２１０の上面２１１に接していてもよく、太線部２２２Ｂが基板２１０の上面２１１に接していてもよい。
　（第３実施形態）
　次に、第３実施形態について説明する。第３実施形態は、主として、支持部材の配置の点で第１実施形態と相違する。図２７は、第３実施形態に係る電子デバイスを示す斜視図である。
　図２７に示すように、第３実施形態に係る電子デバイス３は、支持部材１５１に代えて支持部材３５１を有し、支持部材１５２に代えて支持部材３５２を有する。
　支持部材３５１及び支持部材３５２は、例えばＳｉＯ２膜である。支持部材３５１及び支持部材３５２の厚さは１００ｎｍ程度である。支持部材３５１及び支持部材３５２は基板１１０の上面１１１の上に設けられている。支持部材３５１は、基板１１０の上面１１１のうちで側壁面１４１よりもＸ１側にある部分の上に設けられている。支持部材３５２は、基板１１０の上面１１１のうちで側壁面１４４よりもＹ２側にある部分の上に設けられている。超伝導配線１２１のＸ１側の端部は支持部材３５１により支持されている。超伝導配線１２２のＹ２側の端部は支持部材３５２により支持されている。
　他の構成は第１実施形態と同様である。
　第３実施形態においても、超伝導ジョセフソン接合素子として機能する領域と凹み部１１２の底面１４５との間が中空になっているため、底面１４５に酸化物が存在しても、ＴＬＳの影響を抑制することができる。
　なお、本開示において、寄生容量の低減の観点から、支持部材の比誘電率は基板の比誘電率よりも低いことが好ましいが、支持部材の材料は酸化シリコンに限定されない。例えば、支持部材が酸化シリコン、窒化シリコン、酸化アルミニウム又は樹脂を含んでもよい。樹脂の例としては、ベンゾシクロブテン（ＢＣＢ）が挙げられる。また、超伝導配線の材料もアルミニウムに限定されない。例えば、超伝導配線がニオブ（Ｎｂ）、窒化ニオブ（ＮｂＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）等のＡｌ以外の超電導材料を含んでいてもよい。２つの超伝導配線に挟まれる絶縁膜の材料は酸化アルミニウムに限定されない。
　（第４実施形態）
　次に、第４実施形態について説明する。第４実施形態は、ジョセフソン接合素子を含む量子演算装置に関する。図２８は、第４実施形態に係る量子演算装置を示す図である。
　図２８に示すように、第４実施形態に係る量子演算装置８００は、図３０に示すように、量子ビットチップ８１０と、信号発生器８２０と、信号復調器８３０と、極低温希釈冷凍機８４０とを有する。量子ビットチップ８１０は極低温希釈冷凍機８４０に収容され、１０ｍＫ以下の温度に冷却される。信号発生器８２０がマイクロ波パルス信号を発生し、量子ビットチップ８１０にマイクロ波パルス信号が入力される。量子ビットチップ８１０はマイクロ波パルス信号に応じた信号を出力し、信号復調器８３０が量子ビットチップ８１０から出力された信号を復調する。信号発生器８２０及び信号復調器８３０は、例えば室温程度の温度で使用される。
　量子ビットチップ８１０は複数の超伝導量子ビット（トランズモン）８５０を含み、各超伝導量子ビット８５０は、ジョセフソン接合素子８５１と、ジョセフソン接合素子８５１に電気的に並列に接続されたキャパシタ８５２とを有する。ジョセフソン接合素子８５１は、第１～第３実施形態のいずれかに係る電子デバイスであり、一方の超伝導配線と、他方の超伝導配線とが、キャパシタ８５２に接続される。
　第４実施形態に係る量子演算装置８００に含まれるジョセフソン接合素子８５１が第１～第３実施形態のいずれかに係る電子デバイスであるため、超伝導量子ビット８５０に長いコヒーレンス時間を得ることができ、量子計算でのエラーを抑制し、忠実度を向上することができる。
　本開示に係る電子デバイスは、例えば量子コンピューティングに使用できる。
　以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
１、２、３：電子デバイス
１１０、２１０：基板
１１１、２１１：上面
１１２、２１２：凹み部
１１３、２１３：空間
１２１、１２２、２２１、２２２：超伝導配線
１３０、２３０：絶縁膜
１４５、２４５：底面
１５１、１５２、２５１、２５２、２５３、２５４、３５１、３５２：支持部材
１６０：樹脂層
１６１：埋め込み部材
２２１Ａ、２２２Ａ：細線部
２２１Ｂ、２２２Ｂ：太線部

Claims (11)

  1. 　第１面に凹み部を有する基板と、
    　一部が前記第１面に接する第１超伝導配線と、
    　前記凹み部の上方で平面視において前記第１超伝導配線と交差し、一部が前記第１面に接する第２超伝導配線と、
    　前記第１超伝導配線と前記第２超伝導配線との間に設けられた絶縁膜と、
    　前記凹み部内に設けられ、前記第１超伝導配線又は前記第２超伝導配線の少なくとも一方を支持する第１支持部材と、
    　を有し、
    　平面視において前記第１超伝導配線と前記第２超伝導配線とが交差する領域と前記凹み部の底面との間は中空であることを特徴とする電子デバイス。
  2. 　前記第１支持部材の比誘電率は、前記基板の比誘電率よりも低いことを特徴とする請求項１に記載の電子デバイス。
  3. 　前記第１超伝導配線は前記第１支持部材により支持されており、
    　前記第２超伝導配線は第２支持部材により支持されており、
    　前記第２支持部材は前記凹み部内に設けられていることを特徴とする請求項１又は２に記載の電子デバイス。
  4. 　前記第１超伝導配線及び前記第２超伝導配線は、いずれも、
    　第１部と、
    　平面視において前記第１部よりも幅が大きい第２部と、
    　を有し、
    　前記第１超伝導配線の前記第１部は前記第１支持部材によって支持され、前記第１超伝導配線の前記第２部は第３支持部材によって支持されており、前記第２超伝導配線の前記第１部は前記第２支持部材によって支持され、前記第２超伝導配線の前記第２部は第４支持部材により支持されており、
    　前記第１超伝導配線の前記第１部と前記第２超伝導配線の前記第１部とが平面視において交差することを特徴とする請求項３に記載の電子デバイス。
  5. 　前記第１支持部材は、前記第１超伝導配線又は前記第２超伝導配線の少なくとも一方の端部を支持することを特徴とする請求項１又は２に記載の電子デバイス。
  6. 　前記第１支持部材は、酸化シリコン、窒化シリコン、酸化アルミニウム又は樹脂を含むことを特徴とする請求項１又は２に記載の電子デバイス。
  7. 　前記基板は、シリコン基板又はサファイア基板であることを特徴とする請求項１又は２に記載の電子デバイス。
  8. 　前記第１超伝導配線及び前記第２超伝導配線は、アルミニウム配線であることを特徴とする請求項１又は２に記載の電子デバイス。
  9. 　基板の第１面に凹み部を形成する工程と、
    　前記凹み部内に埋め込み部材を形成する工程と、
    　前記埋め込み部材に開口部を形成する工程と、
    　前記開口部内に支持部材を形成する工程と、
    　前記第１面及び前記埋め込み部材の上に第１超伝導配線を形成する工程と、
    　前記第１超伝導配線の上に絶縁膜を形成する工程と、
    　前記第１面、前記埋め込み部材及び前記絶縁膜の上に、平面視において前記第１超伝導配線と交差する第２超伝導配線を形成する工程と、
    　平面視において前記第１超伝導配線と前記第２超伝導配線とが交差する領域と前記凹み部の底面との間の前記埋め込み部材を除去する工程と、
    　を有し、
    　前記第１超伝導配線又は前記第２超伝導配線の少なくとも一方が前記支持部材の上に形成されることを特徴とする電子デバイスの製造方法。
  10. 　前記支持部材の比誘電率は、前記基板の比誘電率よりも低いことを特徴とする請求項９に記載の電子デバイスの製造方法。
  11. 　前記埋め込み部材は、樹脂であることを特徴とする請求項９又は１０に記載の電子デバイスの製造方法。
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