WO2024150489A1 - 積層セラミックコンデンサ - Google Patents

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WO2024150489A1
WO2024150489A1 PCT/JP2023/037367 JP2023037367W WO2024150489A1 WO 2024150489 A1 WO2024150489 A1 WO 2024150489A1 JP 2023037367 W JP2023037367 W JP 2023037367W WO 2024150489 A1 WO2024150489 A1 WO 2024150489A1
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dimension
internal electrode
multilayer ceramic
width direction
ceramic capacitor
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PCT/JP2023/037367
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English (en)
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Inventor
章孝 土井
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • Patent Document 1 In multilayer ceramic capacitors, a technology is known that reduces voltage failures and also allows for larger capacitance (Patent Document 1). This technology achieves both suppression of voltage failures and larger capacitance by adjusting the radius of curvature of the corners of the internal electrode layers and the ridges of the laminate.
  • the objective of the present invention is to provide a multilayer ceramic capacitor that can ensure sufficient reliability while achieving a balance between capacitance and breakdown voltage in devices with dimensional constraints in the height and width directions.
  • the present invention provides a multilayer ceramic capacitor comprising: a laminate chip having an inner layer portion in which dielectric layers and internal electrode layers are alternately laminated, and outer layer portions respectively arranged on both sides of the lamination direction of the inner layer portion; and side gap portions respectively arranged on both sides of the width direction of the laminate chip perpendicular to the lamination direction; and external electrodes respectively arranged on both sides of the length direction of the laminate intersecting the lamination direction and the width direction, wherein the dielectric layers contain Ba and Ti, the internal electrode layers contain Ni, and the length direction dimension L0, the lamination direction dimension T0, and the width direction dimension W0 of the multilayer ceramic capacitor are set to 100 mm.
  • the present invention provides a multilayer ceramic capacitor in which, when L0/T0 is 1.7 ⁇ L0/T0 ⁇ 2.3 and W0/T0 is 1.0 ⁇ W0/T0 ⁇ 1.4, when the amount of positional deviation in the width direction of the ends of the internal electrode layers adjacent to each other in the stacking direction in a cross section passing through the stacking direction and the width direction at the center of the length direction is d, d ⁇ 5 ⁇ m, Sn having an atomic composition percentage of 2 at% or more is segregated at the interface between the internal electrode layer and the dielectric layer, when the dimension in the width direction of the side gap portion is WS and the dimension in the stacking direction of the outer layer portion is TG, 0.3 ⁇ WS/TG ⁇ 0.6, and the dimension in the width direction of the internal electrode layer is T0 ⁇ WI.
  • the present invention makes it possible to provide a multilayer ceramic capacitor that can ensure sufficient reliability while balancing capacitance and breakdown voltage within dimensional constraints.
  • FIG. 1 is a schematic perspective view of a multilayer ceramic capacitor 1 according to an embodiment of the present invention
  • 2 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along line II-II of FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along line III-III of FIG.
  • FIG. 4 is an enlarged view of a portion S in FIG. 3 .
  • 2 is a flowchart illustrating a method for manufacturing the multilayer ceramic capacitor 1.
  • Fig. 1 is a schematic perspective view of the multilayer ceramic capacitor 1 according to the embodiment.
  • Fig. 2 is a cross-sectional view of the multilayer ceramic capacitor 1 of Fig. 1 taken along line II-II.
  • Fig. 3 is a cross-sectional view of the multilayer ceramic capacitor 1 of Fig. 1 taken along line III-III.
  • the multilayer ceramic capacitor 1 has a substantially rectangular parallelepiped shape and includes a laminate 2 and a pair of external electrodes 3 provided on both ends of the laminate 2.
  • the laminate 2 includes an inner layer portion 11 in which a plurality of dielectric layers 14 and a plurality of internal electrode layers 15 are laminated.
  • the terms used to indicate the orientation of the multilayer ceramic capacitor 1 are the length direction L, which is the direction in which the pair of external electrodes 3 are provided in the multilayer ceramic capacitor 1.
  • the direction in which the dielectric layers 14 and the internal electrode layers 15 are stacked is the stacking direction T.
  • the direction that intersects both the length direction L and the stacking direction T is the width direction W. Note that in this embodiment, the width direction W is perpendicular to both the length direction L and the stacking direction T.
  • first end surface C1 and second end surface C2 a pair of outer peripheral surfaces facing in the stacking direction T are referred to as main surfaces A, a pair of outer peripheral surfaces facing in the width direction W are referred to as side surfaces B, and a pair of outer peripheral surfaces facing in the length direction L are referred to as first end surface C1 and second end surface C2. Note that when there is no need to distinguish between the first end surface C1 and the second end surface C2, they will be collectively referred to as end surface C.
  • the dimension in the multilayer ceramic capacitor 1 in the length direction L is L0
  • the dimension in the stacking direction T is T0
  • the dimension in the width direction W is W0
  • the laminate 2 includes a laminate chip 10 and a side gap portion 20 .
  • the laminate chip 10 includes an inner layer portion 11 and outer layer portions 12 arranged on the main surface A sides of both inner layer portions 11 .
  • the inner layer portion 11 is formed by laminating a plurality of dielectric layers 14 and internal electrode layers 15.
  • the dielectric layers 14 and the internal electrode layers 15 will be described in detail later.
  • the outer layer portion 12 is manufactured from the same dielectric ceramic material as the dielectric layer 14 of the inner layer portion 11.
  • the dimension TG of the outer layer portion 12 in the stacking direction T is preferably 36 ⁇ m ⁇ TG ⁇ 43 ⁇ m, and more preferably about 40 ⁇ m.
  • the side gaps 20 are provided on both side surfaces B of the laminate chip 10.
  • the side gaps 20 cover the ends of the internal electrode layers 15 exposed on both side surfaces of the laminate chip 10 in the width direction W along those ends.
  • the side gaps 20 are made of the same dielectric ceramic material as the dielectric layers 14.
  • the dimension WS of the side gap portion 20 in the width direction W is taken as 15 ⁇ m ⁇ WS ⁇ 20 ⁇ m, it is preferable that the dimension WS of the side gap portion 20 in the width direction W is 15 ⁇ m ⁇ WS ⁇ 20 ⁇ m, and it is more preferable that the dimension WS is about 17 ⁇ m.
  • the ratio of the dimension WS of the side gap portion 20 in the width direction W to the dimension TG of the outer layer portion 12 in the stacking direction T is preferably 0.3 ⁇ WS/TG ⁇ 0.6, and it is more preferable that the ratio is 0.4 ⁇ WS/TG ⁇ 0.5.
  • the external electrode 3 includes a first external electrode 3A provided on a first end face C1 of the laminate 2, and a second external electrode 3B provided on a second end face C2 of the laminate 2. When there is no need to particularly distinguish between the first external electrode 3A and the second external electrode 3B, they will be collectively described as the external electrode 3.
  • the external electrode 3 covers not only the end face C, but also a portion of the main face A and the side face B on the end face C side.
  • the dielectric layer 14 includes BaTiO 3 containing Ba and Ti as a base material.
  • the first element M1 is a rare earth element such as Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, and Yb
  • the second element M2 is Ni diffused from the internal electrode layer 15 and other optional additive elements are solid-dissolved.
  • the base material BaTiO 3 containing Ba and Ti is a ferroelectric material and has a very large dielectric constant, which makes it possible to ensure a large capacity of the multilayer ceramic capacitor 1.
  • M1 is dissolved in the grains 140 by substituting part of Ba2 + in the crystal lattice of the BaTiO3 -based perovskite compound with M13 + .
  • Ni is dissolved in the grains 140 by substituting part of Ti4 + in the crystal lattice of the BaTiO3 -based perovskite compound with Ni2+.
  • the dielectric layer 14 includes a plurality of grains 140.
  • Each grain 140 has a core-shell structure including a core portion 141 located at the center and a shell portion 142 surrounding the core portion 141.
  • the core portion 141 has a smaller amount of each of the above elements dissolved therein than the shell portion 142, and is closer to pure BaTiO3 .
  • the molar ratio of Ba to Ti contained in the grains 140 of the core portion 141 is higher than the molar ratio of Ba to Ti contained in the grains 140 of the shell portion 142.
  • the molar ratio of Ba to Ti contained in the grains 140 of the core portion 141 is higher than the molar ratio of Ba to Ti contained in the grains 140 of the shell portion 142, thereby improving the insulation resistance.
  • the shell portion 142 has a larger amount of the first element M1 than the core portion 141. Therefore, in the vicinity of the grain boundary, Ba vacancies are generated by the substitution of M1 3+ with Ba 2+ . As a result, oxygen vacancies are anchored to Ba vacancies in the dielectric layer 14, and the movement of oxygen vacancies in the dielectric layer 14 when a DC voltage is applied is suppressed. This improves the reliability of the multilayer ceramic capacitor 1 having the dielectric layer 14 containing BaTiO 3 .
  • the grain 140 is not limited to a core-shell structure, and the first element and the second element may be distributed homogeneously throughout the grain 140.
  • the thickness (dimension in the stacking direction T) TD of the dielectric layer 14 is preferably 0.67 ⁇ m ⁇ TD ⁇ 0.73 ⁇ m, and more preferably about 0.70 ⁇ m.
  • the number of the dielectric layers 14 is preferably 405 or more and 430 or less.
  • the grain size of the grains 140 is preferably 150 nm or more and 200 nm, and the average number GN of the grains 140 in the thickness direction (stacking direction T) of the dielectric layer 14 is preferably 3 ⁇ GN ⁇ 4.
  • the thickness (dimension in the stacking direction T) TD of the dielectric layer 14 By setting the thickness (dimension in the stacking direction T) TD of the dielectric layer 14 to 0.67 ⁇ m ⁇ TD ⁇ 0.73 ⁇ m or less, it is possible to achieve a size of the multilayer ceramic capacitor 1 that can be mounted in equipment with overall height dimension constraints of the multilayer ceramic capacitor 1, and by setting the average number GN of the grains 140 in the thickness direction (stacking direction T) of the dielectric layer 14 to 3 ⁇ GN ⁇ 4, it is possible to suppress a decrease in the insulation resistance of the dielectric layer 14 while maintaining a mountable dimension in equipment with dimensional constraints.
  • the thickness (dimension in the stacking direction T) TD of the dielectric layer 14 is preferably 0.85 ⁇ m ⁇ TD ⁇ 0.91 ⁇ m or less, and more preferably about 0.88 ⁇ m.
  • the number of dielectric layers 14 is preferably 350 to 375.
  • the grain size of the grains 140 is preferably 150 to 200 nm, and the average number GN of the grains 140 in the thickness direction (stacking direction T) of the dielectric layer 14 is preferably 4 ⁇ GN ⁇ 5.
  • the thickness (dimension in the stacking direction T) TD of the dielectric layer 14 By setting the thickness (dimension in the stacking direction T) TD of the dielectric layer 14 to 0.85 ⁇ m ⁇ TD ⁇ 0.91 ⁇ m or less, it is possible to make the size of the multilayer ceramic capacitor 1 mountable in equipment where the overall height dimension of the multilayer ceramic capacitor 1 is restricted, and by setting the average number GN of the grains 140 in the thickness direction (stacking direction T) of the dielectric layer 14 to 4 ⁇ GN ⁇ 5, it is possible to suppress a decrease in the insulation resistance of the dielectric layer 14 while observing the dimensional restriction in the height direction.
  • the opposing portion 152 where adjacent internal electrode layers 15 face each other is an effective portion that functions as a capacitor. It is preferable that the grain diameter of the dielectric layer 14 present between these effective portions is larger than the grain diameter of the dielectric in the side gap portion 20.
  • the dielectric constant between the active parts is larger than the grain diameter of the dielectric in the side gap part 20
  • the dielectric constant between the active parts can be kept high and sufficient capacitance can be ensured.
  • high moisture resistance can be obtained in the side gap part 20, so high moisture resistance and durability can be obtained overall.
  • Internal electrode layer 15 When the dimension of the internal electrode layer 15 in the width direction W is WI, T0 ⁇ WI.
  • TI is preferably 0.49 ⁇ m ⁇ TI ⁇ 0.55 ⁇ m, and more preferably about 0.53 ⁇ m.
  • the dimension WI of the width direction W of the internal electrode layer 15 is taken as T0 ⁇ WI, it is possible to ensure a large internal electrode area while ensuring the height of the multilayer ceramic capacitor 1 that can be mounted in a device with dimensional constraints, and therefore it is possible to ensure a large capacitance of the multilayer ceramic capacitor 1.
  • the internal electrode layer 15 is formed of a metal material, but is not completely filled with the metal material.
  • the internal electrode layer 15 includes hollow areas where no metal material is present. When the proportion of the metal material in the internal electrode layer 15 is defined as the coverage, it is preferable that this coverage be 85% or more.
  • the internal electrode layer 15 comprises a plurality of first internal electrode layers 15A and a plurality of second internal electrode layers 15B.
  • the first internal electrode layers 15A and the second internal electrode layers 15B are arranged alternately. Note that, when there is no need to distinguish between the first internal electrode layers 15A and the second internal electrode layers 15B, they will be collectively referred to as the internal electrode layers 15.
  • the first internal electrode layer 15A has a first opposing portion 152a that faces the second internal electrode layer 15B, and a first lead portion 151a that is led out from the first opposing portion 152a to the first end face C1 side.
  • the end of the first lead portion 151a is exposed at the first end face C1 and is electrically connected to the first external electrode 3A described below.
  • the second internal electrode layer 15B has a second opposing portion 152b that faces the first internal electrode layer 15A, and a second lead portion 151b that is led out from the second opposing portion 152b to the second end face C2.
  • the end of the second lead portion 151b is electrically connected to the second external electrode 3B described below.
  • the opposing portion 152 where adjacent internal electrode layers 15 face each other is an effective portion that functions as a capacitor.
  • the laminate chip 10 is formed by cutting a mother block, so that the side surfaces are formed into flat surfaces by cutting and the ends of the internal electrode layers 15 are exposed.
  • the side gaps 20 are formed on both side surfaces of the laminate chip 10 and are manufactured by a so-called side gap 20 post-attachment method.
  • the positional deviation d in the stacking direction T of the ends in the width direction W of the two first internal electrode layers 15A and the second internal electrode layers 15B adjacent to each other vertically in the stacking direction T is small, d ⁇ 5 ⁇ m. That is, the ends in the width direction W of the first internal electrode layer 15A and the second internal electrode layer 15B adjacent to each other vertically in the stacking direction T are in approximately the same position in the width direction W, and the positions of the ends are aligned in the stacking direction T.
  • d ⁇ 5 ⁇ m the area of the internal electrode layer 15 can be secured as large as possible within the dimensional constraints, so that it is possible to secure a large capacitance of the multilayer ceramic capacitor 1.
  • the internal electrode layer 15 is mainly composed of Ni and contains Sn.
  • Sn In the interface vicinity region 153, which is about 20 nm from the surface of the internal electrode layer 15 facing the dielectric layer 14, for example, Sn with an atomic composition percentage of 2 at% or more is segregated. In other words, the interface vicinity region 153 shown in FIG. 4 contains a larger amount of Sn than other parts of the internal electrode layer 15.
  • the internal electrode layer 15 is formed by firing a conductive paste for forming internal electrodes, which contains Ni powder, Ni-Sn alloy powder, and a Sn-component compounded co-material. During the firing process, the Sn-component compounded co-material is attracted to the dielectric layer 14 side, to which it has a high affinity, and the Sn component compounded in the co-material is also attracted to the dielectric layer 14 side.
  • Ni-Sn alloying changes the state of the interface (electrical barrier height) between the ceramic dielectric layer 14 and the internal electrode layer 15, which is thought to contribute to improving the high-temperature load life.
  • the presence of a large amount of Ni-Sn alloy in the region 153 near the interface is thought to play an important role in improving the high-temperature load life. Therefore, it is possible to obtain a highly reliable multilayer ceramic capacitor 1 with excellent high-temperature load life.
  • FIG. 5 is a flowchart illustrating a method for manufacturing the multilayer ceramic capacitor 1.
  • the manufacturing method of the multilayer ceramic capacitor 1 includes a material sheet preparation step S1, a material sheet lamination step S2, a mother block cutting step S3, a side gap portion formation step S4, a first firing step S5, an external electrode formation step S6, and a second firing step S7.
  • a powder containing the first element M1 and other additive elements is added to a powder of a barium titanate-based perovskite compound containing Ti and Ba to obtain a raw material powder
  • a ceramic slurry containing the raw material powder, a binder, and a solvent is prepared.
  • This ceramic slurry is formed into sheets on a carrier film using a die coater, gravure coater, microgravure coater, etc. to produce ceramic green sheets for the inner layer 11 and ceramic green sheets for the outer layer 12.
  • the conductive paste for forming the internal electrodes which contains Ni powder, Ni-Sn alloy powder, and a Sn-compound compound, is printed in a strip-shaped pattern on the ceramic green sheet for the inner layer portion 11 by screen printing, inkjet printing, gravure printing, or the like. This prepares a material sheet in which the conductive paste that will become the internal electrode layer 15 is printed on the surface of the ceramic green sheet for the inner layer portion 11, which will become the dielectric layer 14.
  • a plurality of material sheets are stacked. Specifically, the plurality of material sheets are stacked so that the strips of conductive paste face the same direction and are shifted by half a pitch between adjacent material sheets in the width direction W. Furthermore, ceramic green sheets for the outer layer portion 12, which will become the outer layer portion 12, are stacked on both sides of the multiple laminated material sheets. Then, the multiple stacked material sheets and the ceramic green sheets for the outer layer portion 12 are thermally compressed together, thereby forming a mother block.
  • the ceramic green sheets for the side gap are attached to both sides of the laminate chip 10 to form layers that will become the side gap 20.
  • the laminate chip 10 is formed by cutting a mother block, so that the side surfaces are formed into flat surfaces by cutting, and the ends of the internal electrode layers 15 are exposed.
  • the side gap 20 is manufactured by a so-called side gap post-attachment method, in which the side gap 20 is formed on both sides of the laminate chip 10.
  • First firing step S5 The laminate chip 10 on which a layer that will become the side gap portion 20 is formed is degreased under specified conditions in a nitrogen atmosphere, and then fired and sintered at a specified temperature in a nitrogen-hydrogen-water vapor mixed atmosphere to become the laminate 2.
  • the internal electrode layer 15 is formed by firing a conductive paste for forming internal electrodes, which contains Ni powder, Ni-Sn alloy powder, and a Sn-component compounded co-material. During this firing process, the Sn-component compounded co-material is attracted to the dielectric layer 14, which has a high affinity, and the Sn component compounded in the co-material is also attracted to the dielectric layer 14.
  • Step S7 The laminate is then heated in a nitrogen atmosphere for a predetermined period of time at the set firing temperature, whereby the external electrodes 3 are baked onto the laminate 2, and the multilayer ceramic capacitor 1 is manufactured. It is also possible to sinter the laminate 2 together with the external electrodes 3 in the second firing step without including the first firing step.
  • the multilayer ceramic capacitor 1 has A laminate chip 10 having an inner layer portion 11 in which dielectric layers 14 and internal electrode layers 15 are alternately laminated, and outer layer portions 12 disposed on both sides of the inner layer portion 11 in a lamination direction T; a stack 2 including side gaps 20 disposed on both sides of a width direction W perpendicular to a stacking direction T of the stack chip 10; A multilayer ceramic capacitor 1 comprising: external electrodes 3 disposed on both sides of a laminate 2 in a length direction L intersecting a lamination direction T and a width direction W,
  • the dielectric layer 14 contains Ba and Ti
  • the internal electrode layer 15 contains Ni
  • the dimension WI in the width direction W of the internal electrode layer 15 can be increased to T0 ⁇ WI, and the area of the internal electrode layer 15 can be increased.
  • the average number of grains in the stacking direction T in the dielectric layer 14 is 3 ⁇ GN ⁇ 5.
  • the average number of grains GN is relatively large, there are more grain boundaries in the dielectric layer 14 compared to when the number of grains is 1, so the insulation resistance value is higher and durability is improved.
  • the average grain number in the stacking direction T in the dielectric layer 14 is 4 ⁇ GN ⁇ 5.
  • the average grain number GN is relatively large, there are more grain boundaries in the dielectric layer 14 compared to when the grain number is 1, so the insulation resistance value is higher and durability is improved.
  • the multilayer ceramic capacitor 1 has a length direction L dimension L0 of 1.15 ⁇ L0 ⁇ 1.25 ⁇ m, a width direction W dimension W0 of 0.65 ⁇ W0 ⁇ 0.75 ⁇ m, a stacking direction T dimension T0 of 0.55 ⁇ T0 ⁇ 0.65 ⁇ m, a width direction W dimension WS of the side gap portion 20 of 15 ⁇ m ⁇ WS ⁇ 20 ⁇ m, and a stacking direction T dimension TG of each of the outer layers 12 of 36 ⁇ m ⁇ TG ⁇ 43 ⁇ m, making it a versatile size that ensures a balance between capacitance and breakdown voltage in devices with dimensional constraints.
  • the dielectric layer 14 includes a plurality of grains 140, each of which has a core-shell structure consisting of a core portion 141 and a shell portion 142 surrounding the core portion 141, and the molar ratio of Ba to Ti contained in the grains 140 of the core portion 141 is higher than the molar ratio of Ba to Ti contained in the grains 140 of the shell portion 142. Therefore, the temperature characteristic of the dielectric constant can be flattened, and reliability can be improved.
  • the multilayer ceramic capacitor 1 of the embodiment can provide a multilayer ceramic capacitor 1 that can ensure sufficient reliability while balancing the initial capacitance, effective capacitance, and dielectric breakdown voltage within dimensional constraints.
  • a laminate chip having an inner layer portion in which conductor layers and internal electrode layers are alternately laminated, and outer layer portions disposed on both sides of the inner layer portion in a lamination direction, a laminate including side gap portions disposed on both sides of the laminate chip in a width direction perpendicular to the stacking direction; external electrodes disposed on both sides of the laminate in a length direction intersecting the lamination direction and the width direction, the dielectric layers contain Ba and Ti, the internal electrode layers contain Ni, When the dimension of the multilayer ceramic capacitor in the length direction is L0, the dimension in the lamination direction is T0, and the dimension in the width direction is W0, 1.7 ⁇ L0/T0 ⁇ 2.3 and 1.0 ⁇ W0/T0 ⁇ 1.4, In a cross section passing through the stacking direction and the width direction at the center in the longitudinal direction, when a positional deviation amount in the width direction of ends of the internal electrode layers adjacent to each other in the stacking direction
  • the dielectric layer in the lamination direction When the dimension TD of the dielectric layer in the lamination direction is 0.67 ⁇ m ⁇ TD ⁇ 0.73 ⁇ m, the dielectric layer includes a plurality of grains, and an average number of grains in the stacking direction of the dielectric layer satisfies 3 ⁇ GN ⁇ 4.
  • the multilayer ceramic capacitor according to ⁇ 1> When the dimension TD of the dielectric layer in the lamination direction is 0.67 ⁇ m ⁇ TD ⁇ 0.73 ⁇ m, the dielectric layer includes a plurality of grains, and an average number of grains in the stacking direction of the dielectric layer satisfies 3 ⁇ GN ⁇ 4.
  • the dielectric layer in the lamination direction When the dimension TD of the dielectric layer in the lamination direction is 0.85 ⁇ m ⁇ TD ⁇ 0.91 ⁇ m, the dielectric layer includes a plurality of grains, and an average grain number in the lamination direction of the dielectric layer is 4 ⁇ GN ⁇ 5;
  • the dimension L0 in the length direction is 1.15 ⁇ L0 ⁇ 1.25 ⁇ m
  • the dimension W0 in the width direction is 0.65 ⁇ W0 ⁇ 0.75 ⁇ m
  • the dimension T0 in the stacking direction is 0.55 ⁇ T0 ⁇ 0.65 ⁇ m
  • the width direction dimension WS of the side gap portion is 15 ⁇ m ⁇ WS ⁇ 20 ⁇ m
  • the dimension TG of each of the outer layers in the stacking direction is 36 ⁇ m ⁇ TG ⁇ 43 ⁇ m.
  • the dielectric layer includes a plurality of grains,
  • the grain has a core-shell structure consisting of a core portion and a shell portion surrounding the core portion, a molar ratio of Ba to Ti contained in the grains of the core portion is higher than a molar ratio of Ba to Ti contained in the grains of the shell portion;
  • ⁇ 4> The multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 4>.

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Abstract

寸法制約の中で、初期容量／実効容量／絶縁破壊電圧のバランスを取りながら信頼性が確保可能な積層セラミックコンデンサを提供する。誘電体層１４はＢａ及びＴｉを含む積層セラミックコンデンサ１であって、内部電極層１５はＮｉを含み、長さ方向の寸法Ｌ０、積層方向の寸法Ｔ０、幅方向の寸法Ｗ０としたときに、１．７≦Ｌ０／Ｔ０≦２．３、且つ、１．０≦Ｗ０／Ｔ０≦１．４であり、長さ方向中央における、積層方向と幅方向とを通る断面において、積層方向に互いに隣接する内部電極層１５の幅方向の端部の幅方向での位置のずれ量をｄとしたときにｄ≦５μｍであり、内部電極層１５と誘電体層１４との界面に、原子組成百分率が２ａｔ％以上のＳｎが偏析し、サイドギャップ部２０の幅方向の寸法ＷＳ、外層部１２の積層方向の寸法ＴＧとしたときに０．３≦ＷＳ／ＴＧ≦０．６であり、内部電極層１５の幅方向の寸法ＷＩはＴ０＜ＷＩである。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　積層セラミックコンデンサにおいて、耐電圧不良を少なくし、且つ大容量化にも対応可能な技術が知られている（特許文献１）。この技術においては、内部電極層の角部の曲率半径や積層体の稜線部の曲率半径を調整することによって、耐電圧不良抑制と大容量化の両立が図られている。
特開２００５－２５９７７２号公報
　しかし、上記従来技術の積層セラミックコンデンサにおいては、内部電極層の形状や積層体の稜線部の形状を調整する必要があり、製造が複雑化する。
　本発明は、近年、携帯機器のさらなる高性能・小型化により、積層セラミックコンデンサの小型・大容量化のニーズが拡大しており、高さ方向や幅方向に寸法制約のある機器の中で、容量／絶縁破壊電圧のバランスを取りながら十分な信頼性が確保可能な積層セラミックコンデンサを提供することを目的とする。
　上記課題を解決するために、本発明は、誘電体層と内部電極層とが交互に積層された内層部、及び、前記内層部の積層方向の両側にそれぞれ配置された外層部を有する積層体チップ、並びに、前記積層体チップにおける前記積層方向と直交する幅方向の両側にそれぞれ配置されたサイドギャップ部、を備える積層体と、前記積層体における前記積層方向及び前記幅方向と交差する長さ方向の両側にそれぞれ配置された外部電極と、を備える、積層セラミックコンデンサであって、前記誘電体層はＢａ及びＴｉを含み、前記内部電極層はＮｉを含み、前記積層セラミックコンデンサの前記長さ方向の寸法Ｌ０、前記積層方向の寸法Ｔ０、前記幅方向の寸法Ｗ０としたときに、１．７≦Ｌ０／Ｔ０≦２．３、且つ、１．０≦Ｗ０／Ｔ０≦１．４であり、前記長さ方向の中央における、前記積層方向と前記幅方向とを通る断面において、前記積層方向において互いに隣接する前記内部電極層の前記幅方向の端部の、前記幅方向での位置のずれ量をｄとしたときに、ｄ≦５μｍであり、前記内部電極層と前記誘電体層との界面に、原子組成百分率が２ａｔ％以上のＳｎが偏析し、前記サイドギャップ部の前記幅方向の寸法ＷＳ、前記外層部の前記積層方向の寸法ＴＧとしたときに、０．３≦ＷＳ／ＴＧ≦０．６であり、前記内部電極層の前記幅方向の寸法ＷＩは、Ｔ０＜ＷＩである、積層セラミックコンデンサを提供する。
　本発明によれば、寸法制約の中で、容量／絶縁破壊電圧のバランスを取りながら十分な信頼性が確保可能な積層セラミックコンデンサを提供することができる。
実施形態の積層セラミックコンデンサ１の概略斜視図である。 図１の積層セラミックコンデンサ１のＩＩ－ＩＩ線に沿った断面図である。 図１の積層セラミックコンデンサ１のＩＩＩ－ＩＩＩ線に沿った断面図である。 図３のＳ部分の拡大図である。 積層セラミックコンデンサ１の製造方法を説明するフローチャートである。
　以下、本発明の実施形態にかかる積層セラミックコンデンサ１について説明する。図１は、実施形態の積層セラミックコンデンサ１の概略斜視図である。図２は、図１の積層セラミックコンデンサ１のＩＩ－ＩＩ線に沿った断面図である。図３は、図１の積層セラミックコンデンサ１のＩＩＩ－ＩＩＩ線に沿った断面図である。
（積層セラミックコンデンサ１）
　積層セラミックコンデンサ１は、略直方体形状で、積層体２と、積層体２の両端に設けられた一対の外部電極３とを備える。積層体２は、複数の誘電体層１４と複数の内部電極層１５とが積層された内層部１１を含む。
　以下の説明において、積層セラミックコンデンサ１の向きを表わす用語として、積層セラミックコンデンサ１において、一対の外部電極３が設けられている方向を長さ方向Ｌとする。誘電体層１４と内部電極層１５とが積層されている方向を積層方向Ｔとする。長さ方向Ｌ及び積層方向Ｔのいずれにも交差する方向を幅方向Ｗとする。なお、実施形態においては、幅方向Ｗは長さ方向Ｌ及び積層方向Ｔのいずれにも直交している。
　また、以下の説明において、図２に示す積層体２の６つの外周面のうち、積層方向Ｔに相対する一対の外周面を主面Ａとし、幅方向Ｗに相対する一対の外周面を側面Ｂとし、長さ方向Ｌに相対する一対の外周面を第１端面Ｃ１と第２端面Ｃ２とする。なお、第１端面Ｃ１と第２端面Ｃ２とを特に区別して説明する必要のない場合、まとめて端面Ｃとして説明する。
　積層セラミックコンデンサ１は、長さ方向Ｌの寸法をＬ０、積層方向Ｔの寸法をＴ０、幅方向Ｗの寸法をＷ０としたときに、１．１５≦Ｌ０≦１．２５μｍが好ましく、約１．２２０μｍがより好ましく、０．６５≦Ｗ０≦０．７５μｍが好ましく、約０．７２５μｍがより好ましく、０．５５≦Ｔ０≦０．６５μｍが好ましく、約０．６２０μｍがより好ましい。これにより、高さ方向や幅方向の寸法制約がなされた機器内において、実装可能な高さ方向や幅方向の寸法と、容量を確保することができる。
　さらに、１．７≦Ｌ０／Ｔ０≦２．３、且つ、１．０≦Ｗ０／Ｔ０≦１．４となることが好ましい。これにより、高さ方向や幅方向の寸法制約がなされた機器内において、実装可能な高さ方向や幅方向の寸法と、容量を確保することができる。
　また、Ｌ０とＴ０とＷ０との比率は、Ｌ０：Ｔ０：Ｗ０＝２：１：１．２程度になることが好ましい。これにより、高さ方向や幅方向の寸法制約がなされた機器内において、実装可能な高さ方向や幅方向の寸法と、容量を確保することができる。
（積層体２）
　積層体２は、積層体チップ１０と、サイドギャップ部２０とを備える。
（積層体チップ１０）
　積層体チップ１０は、内層部１１と、内層部１１の両方の主面Ａ側に配置される外層部１２を備える。
（内層部１１）
　内層部１１は、複数の誘電体層１４と内部電極層１５とが積層されている。誘電体層１４と内部電極層１５の詳細については後述する。
（外層部１２）
　外層部１２は、内層部１１の誘電体層１４と同じ誘電体セラミック材料で製造されている。外層部１２は積層方向Ｔの寸法ＴＧは、３６μｍ≦ＴＧ≦４３μｍが好ましく、４０μｍ程度がより好ましい。上記寸法とすることで、寸法制約がなされた機器内において、実装可能な寸法としながら、必要な容量を確保することを可能としている。
（サイドギャップ部２０）
　サイドギャップ部２０は、積層体チップ１０の両側面Ｂ側に設けられている。サイドギャップ部２０は、積層体チップ１０の両側面に露出している内部電極層１５の幅方向Ｗ側の端部を、その端部に沿って覆っている。サイドギャップ部２０は、誘電体層１４と同様の誘電体セラミック材料で製造されている。
（サイドギャップ部２０の寸法）
　サイドギャップ部２０の幅方向Ｗの寸法ＷＳとしたときに、１５μｍ≦ＷＳ≦２０μｍであることが好ましく、１７μｍ程度がより好ましい。また、サイドギャップ部２０の幅方向Ｗの寸法ＷＳと、外層部１２の積層方向Ｔの寸法ＴＧとの比は、０．３≦ＷＳ／ＴＧ≦０．６が好ましく、０．４≦ＷＳ／ＴＧ≦０．５がより好ましい。上記寸法比とすることで、寸法制約のなされた機器内において実装可能な寸法としながら、必要な容量を確保することを可能としている。
（外部電極３）
　外部電極３は、積層体２の第１端面Ｃ１に設けられた第１の外部電極３Ａと、積層体２の第２端面Ｃ２に設けられた第２の外部電極３Ｂとを備える。なお、第１の外部電極３Ａと第２の外部電極３Ｂとを特に区別して説明する必要のない場合、まとめて外部電極３として説明する。外部電極３は、端面Ｃだけでなく、主面Ａ及び側面Ｂの端面Ｃ側の一部も覆っている。
（誘電体層１４）
　図４は、図３のＳ部分の拡大図である。誘電体層１４は、Ｂａ及びＴｉを含むＢａＴｉＯ３をベース材料として含む。そして、ＢａＴｉＯ３に対して、第１の元素Ｍ１として、例えばＮｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ及びＹｂ等である希土類元素と、第２の元素Ｍ２として、内部電極層１５から拡散したＮｉと、任意で添加されたその他の添加元素とが固溶している。Ｂａ及びＴｉを含むＢａＴｉＯ３をベース材料は、強誘電体材料であり、非常に大きな誘電率を有しているため、積層セラミックコンデンサ１の容量を多く確保することを可能としている。
　Ｍ１は、ＢａＴｉＯ３系のペロブスカイト型化合物の結晶格子中のＢａ２＋の一部がＭ１３＋で置換されることにより、グレイン１４０に固溶している。Ｎｉは、ＢａＴｉＯ３系のペロブスカイト型化合物の結晶格子中のＴｉ４＋の一部がＮｉ２＋で置換されることにより、グレイン１４０に固溶している。
　誘電体層１４は、複数のグレイン１４０を含む。それぞれのグレイン１４０は、中央部に位置するコア部１４１と、コア部１４１を取り囲むシェル部１４２とを含むコアシェル構造を有する。コア部１４１は、上記の各元素の固溶量がシェル部１４２より少なく、純粋なＢａＴｉＯ３に近い。コア部１４１のグレイン１４０に含まれるＴｉに対するＢａのモル比は、シェル部１４２のグレイン１４０に含まれるＴｉに対するＢａのモル比より高い。
　コア部１４１のグレイン１４０に含まれるＴｉに対するＢａのモル比は、シェル部１４２のグレイン１４０に含まれるＴｉに対するＢａのモル比より高いことで、絶縁抵抗が向上する。
　シェル部１４２は、第１の元素Ｍ１の量がコア部１４１より多い。ゆえに粒界近傍において、Ｍ１３＋とＢａ２＋との置換により、Ｂａ空孔が生成される。その結果、酸素空孔が、誘電体層１４内において、Ｂａ空孔に繋ぎ止められることにより、直流電圧が印加された場合の誘電体層１４中の酸素空孔の移動が抑えられる。これにより、ＢａＴｉＯ３を含む誘電体層１４を備える積層セラミックコンデンサ１の信頼性向上する。
　ただし、グレイン１４０は、コアシェル構造に限定されず、グレイン１４０全体に第１元素及び第２の元素が均質に分布していてもよい。
（誘電体層１４のグレイン数）
　実施形態の積層セラミックコンデンサ１は、一例として以下である。
　定格電圧：６．３Ｖ
　初期容量：１５μＦ
　実効容量：ＤＣ３Ｖにおいて５μＦ
　絶縁破壊電圧：６０Ｖ
　このとき、誘電体層１４の厚さ（積層方向Ｔの寸法）ＴＤは０．６７μｍ≦ＴＤ≦０．７３μｍが好ましく、０．７０μｍ程度がより好ましい。誘電体層１４の枚数は４０５枚以上４３０枚以下が好ましい。グレイン１４０の粒径は１５０ｎｍ以上２００ｎｍが好ましく、誘電体層１４の厚さ方向（積層方向Ｔ）のグレイン１４０の数の平均値ＧＮは、３≦ＧＮ≦４であることが好ましい。
　誘電体層１４の厚さ（積層方向Ｔの寸法）ＴＤは０．６７μｍ≦ＴＤ≦０．７３μｍ以下とすることで、積層セラミックコンデンサ１の全体の高さ寸法の制約のなされた機器において、実装可能な積層セラミックコンデンサ１のサイズを可能とし、誘電体層１４の厚さ方向（積層方向Ｔ）のグレイン１４０の数の平均値ＧＮは、３≦ＧＮ≦４であることで、寸法制約がなされた機器内において、実装可能な寸法としながら、誘電体層１４の絶縁抵抗の低下を抑制可能としている。
　また、実施形態の積層セラミックコンデンサ１は、他の例として以下である。
　要求特性：１０Ｖ
　初期容量：１０μＦ
　実効容量：ＤＣ３Ｖにおいて４μＦ
　絶縁破壊電圧：８０Ｖ
　このとき、誘電体層１４の厚さ（積層方向Ｔの寸法）ＴＤは０．８５μｍ≦ＴＤ≦０．９１μｍ以下が好ましく、０．８８μｍ程度がより好ましい。誘電体層１４の枚数は３５０枚以上３７５枚以下が好ましい。グレイン１４０の粒径は１５０ｎｍ以上２００ｎｍが好ましく、誘電体層１４の厚さ方向（積層方向Ｔ）のグレイン１４０の数の平均値ＧＮは、４≦ＧＮ≦５であることが好ましい。
　誘電体層１４の厚さ（積層方向Ｔの寸法）ＴＤは０．８５μｍ≦ＴＤ≦０．９１μｍ以下とすることで、積層セラミックコンデンサ１の全体の高さ寸法の制約のなされた機器において、実装可能な積層セラミックコンデンサ１のサイズを可能とし、誘電体層１４の厚さ方向（積層方向Ｔ）のグレイン１４０の数の平均値ＧＮは、４≦ＧＮ≦５であることで、高さ方向の寸法制約を守りながら、誘電体層１４の絶縁抵抗の低下を抑制可能としている。
　そして、後述するが、互いに隣接する内部電極層１５が対向する対向部１５２は、コンデンサとして機能する有効部である。この有効部間に存在する誘電体層１４のグレイン径は、サイドギャップ部２０の誘電体のグレイン径より大きいことが好ましい。
　誘電体はグレイン径が大きい方が誘電率が高く、グレイン径が小さい方が耐湿性が高く耐久性が良い。有効部間に存在する誘電体層１４のグレイン径は、サイドギャップ部２０の誘電体のグレイン径より大きいので、有効部間の誘電率を高く保つことができるので十分な容量を確保することができる。また、サイドギャップ部２０では高い耐湿性が得られるので、全体として高い耐湿性及び耐久性を得ることができる。
（内部電極層１５）
　内部電極層１５の幅方向Ｗの寸法ＷＩとしたときに、Ｔ０＜ＷＩである。また、内部電極層１５の積層方向Ｔの寸法（厚さ）をＴ１としたときに、ＴＩは、０．４９μｍ≦ＴＩ≦０．５５μｍであることが好ましく、０．５３μｍ程度がより好ましい。
　内部電極層１５の幅方向Ｗの寸法ＷＩとしたときに、Ｔ０＜ＷＩであることで、寸法制約のなされた機器において、実装可能な積層セラミックコンデンサ１の高さを確保しながら、内部電極面積を広く確保できているため、積層セラミックコンデンサ１の容量を多く確保することを可能としている。
　なお、内部電極層１５は、金属材料で形成されているが、その金属材料で隙間なく埋められているのではない。内部電極層１５には、金属材料が存在しない空洞の部分が含まれている。内部電極層１５において金属材料が占める割合を、カバレッジ（被覆率）としたときに、このカバレッジは、８５％以上が好ましい。
　内部電極層１５は、複数の第１の内部電極層１５Ａと、複数の第２の内部電極層１５Ｂとを備える。第１の内部電極層１５Ａと第２の内部電極層１５Ｂとは交互に配置されている。なお、第１の内部電極層１５Ａと第２の内部電極層１５Ｂとを特に区別して説明する必要のない場合、まとめて内部電極層１５として説明する。
　第１の内部電極層１５Ａは、第２の内部電極層１５Ｂと対向する第１の対向部１５２ａと、第１の対向部１５２ａから第１端面Ｃ１側に引き出された第１の引き出し部１５１ａとを備える。第１の引き出し部１５１ａの端部は、第１端面Ｃ１に露出し、後述の第１の外部電極３Ａに電気的に接続されている。
　第２の内部電極層１５Ｂは、第１の内部電極層１５Ａと対向する第２の対向部１５２ｂと、第２の対向部１５２ｂから第２端面Ｃ２に引き出された第２の引き出し部１５１ｂとを備える。第２の引き出し部１５１ｂの端部は、後述の第２の外部電極３Ｂに電気的に接続されている。
　以上の内部電極層１５によれば、第１の内部電極層１５Ａの第１の対向部１５２ａと、第２の内部電極層１５Ｂの第２の対向部１５２ｂとに電荷が蓄積され、コンデンサとして機能する。この、互いに隣接する内部電極層１５が対向する対向部１５２は、コンデンサとして機能する有効部である。
（ずれ量ｄ）
　後述するが、積層体チップ１０は、マザーブロックを切断して形成されたものであるので、側面は切断によって平坦面に形成され、内部電極層１５の端部が露出している。サイドギャップ部２０は、その積層体チップ１０両側面に形成された、いわゆるサイドギャップ部２０後付け工法により製造されたものである。
　したがって、図３に示すように、積層体２の中心を通る幅方向Ｗ及び積層方向Ｔの断面であるＷＴ断面において、積層方向Ｔにおいて上下に隣り合う２つの第１の内部電極層１５Ａと第２の内部電極層１５Ｂとの幅方向Ｗの端部の積層方向Ｔにおける位置のずれ量ｄは小さく、ｄ≦５μｍである。すなわち、積層方向Ｔにおいて上下に隣り合う第１の内部電極層１５Ａと第２の内部電極層１５Ｂとの幅方向Ｗの端部は、幅方向Ｗ上において略同位置にあり、端部の位置が積層方向Ｔで揃っている。
　ｄ≦５μｍであることで、寸法制約のなされた中で、内部電極層１５の面積を可能な限り広く確保できているため、積層セラミックコンデンサ１の容量を多く確保することを可能としている。
　内部電極層１５は、Ｎｉを主成分とし、Ｓｎを含有している。そして、内部電極層１５の、誘電体層１４と対向する表面から例えば２０ｎｍ程度の界面近傍領域１５３において、原子組成百分率が２ａｔ％（アトミック％）以上のＳｎが偏析している。すなわち、図４に示す界面近傍領域１５３は、内部電極層１５の他の部分よりＳｎの量が多い。
　内部電極層１５は、Ｎｉ粉末と、Ｎｉ－Ｓｎ合金粉末及びＳｎ成分配合共材とを含む、内部電極形成用の導電性ペーストが焼成されたものである。焼成工程で、Ｓｎ成分配合共材が親和性の高い誘電体層１４側に引き寄せられるとともに、共材に配合されたＳｎ成分も、誘電体層１４側に引き寄せられる。
　その結果、内部電極層１５の内部よりも、誘電体層１４との界面近傍領域１５３において高い確率でＳｎが存在することになる。これにより、内部電極層１５がＮｉ－Ｓｎ合金化して界面近傍領域１５３の状態が変化する。すなわち、ＮｉとＳｎが合金を形成する（Ｎｉ－Ｓｎ合金化する）ことにより、セラミック誘電体層１４と内部電極層１５の界面の状態（電気的な障壁高さ）が変化するため、高温負荷寿命の向上に寄与すると考えられる。特に、界面近傍領域１５３にＮｉ－Ｓｎ合金が多く存在すると、高温負荷寿命の向上にとって重要な役割を担うと推測される。ゆえに、高温負荷寿命に優れた信頼性の高い積層セラミックコンデンサ１を得ることが可能になる。
（積層セラミックコンデンサ１の製造方法）
　図５は、積層セラミックコンデンサ１の製造方法を説明するフローチャートである。
　積層セラミックコンデンサ１の製造方法は、素材シート作製工程Ｓ１と、素材シート積層工程Ｓ２と、マザーブロック切断工程Ｓ３と、サイドギャップ部形成工程Ｓ４と、第１焼成工程Ｓ５と、外部電極形成工程Ｓ６と、第２焼成工程Ｓ７とを含む。
（素材シート作製工程Ｓ１）
　ＴｉとＢａを含むチタン酸バリウム系ペロブスカイト型化合物粉末に、第１の元素Ｍ１やその他の添加元素を含む粉末を加えて、原料粉末を得る。原料粉末、バインダ及び溶剤を含むセラミックスラリーが準備される。
　このセラミックスラリーをキャリアフィルム上においてダイコータ、グラビアコータ、マイクログラビアコータ等を用いてシート状に成形して、内層部１１用セラミックグリーンシート及び外層部１２用のセラミックグリーンシートが作製される。
　Ｎｉ粉末と、Ｎｉ－Ｓｎ合金粉末及びＳｎ成分配合共材を含む、内部電極形成用の導電性ペーストが、内層部１１用セラミックグリーンシートに、帯状のパターンを有するようにスクリーン印刷、インクジェット印刷、グラビア印刷等によって印刷される。これにより、誘電体層１４となる内層部１１用セラミックグリーンシートの表面に内部電極層１５となる導電体ペーストが印刷された素材シートが準備される。
（素材シート積層工程Ｓ２）
　次いで、素材シートが複数枚積層される。具体的には、帯状の導電体ペーストが同一の方向を向き且つその帯状の導電体ペーストが隣り合う素材シート間において幅方向Ｗにおいて半ピッチずつずれた状態になるように、複数の素材シートが積み重ねられる。
　さらに、複数枚積層された素材シートの両側に、外層部１２となる外層部１２用セラミックグリーンシートが積み重ねられる。そして、積み重ねられた複数の素材シートと、外層部１２用セラミックグリーンシートとを熱圧着する。これにより、マザーブロックが形成される。
（マザーブロック切断工程Ｓ３）
　次いで、マザーブロックを積層体チップ１０の寸法に対応したサイズに切断する。
（サイドギャップ部形成工程Ｓ４）
　次に、サイドギャップ部用セラミックグリーンシートを積層体チップ１０の両側部に張り付けることでサイドギャップ部２０となる層が形成される。ここで、積層体チップ１０は、マザーブロックを切断して形成されたものであるので、側面は切断によって平坦面に形成され、内部電極層１５の端部が露出している。サイドギャップ部２０は、その積層体チップ１０両側面に形成された、いわゆるサイドギャップ部後付け工法により製造される。
（第１焼成工程Ｓ５）
　積層体チップ１０にサイドギャップ部２０となる層が形成されたものは、窒素雰囲気中、所定の条件で脱脂処理された後、窒素－水素－水蒸気混合雰囲気中、所定の温度で焼成され、焼結されて積層体２となる。
　内部電極層１５は、Ｎｉ粉末と、Ｎｉ－Ｓｎ合金粉末及びＳｎ成分配合共材を含む、内部電極形成用の導電性ペーストが焼成されたものである。この焼成工程で、Ｓｎ成分配合共材が親和性の高い誘電体層１４側に引き寄せられるとともに、共材に配合されたＳｎ成分も、誘電体層１４側に引き寄せられる。
（外部電極形成工程Ｓ６）
　続いて積層体２の端面Ｃに、外部電極３を形成する導電性ペーストを塗布する。
（第２焼成工程Ｓ７）
　そして、設定された焼成温度で、窒素雰囲気中で所定時間加熱する。これにより、外部電極３が積層体２に焼き付けられて積層セラミックコンデンサ１が製造される。
　なお、第１焼成工程は含まず、第２焼成工程において、積層体２も外部電極３とともに焼成してもよい。
　以上、実施形態の積層セラミックコンデンサ１は、
　誘電体層１４と内部電極層１５とが交互に積層された内層部１１、及び、内層部１１の積層方向Ｔの両側にそれぞれ配置された外層部１２を有する積層体チップ１０、並びに、
　積層体チップ１０における積層方向Ｔと直交する幅方向Ｗの両側にそれぞれ配置されたサイドギャップ部２０、を備える積層体２と、
　積層体２における積層方向Ｔ及び幅方向Ｗと交差する長さ方向Ｌの両側にそれぞれ配置された外部電極３と、を備える、積層セラミックコンデンサ１であって、
　誘電体層１４はＢａ及びＴｉを含み、内部電極層１５はＮｉを含み、
　積層セラミックコンデンサ１の長さ方向Ｌの寸法Ｌ０、積層方向Ｔの寸法Ｔ０、幅方向Ｗの寸法Ｗ０としたときに、
　１．７≦Ｌ０／Ｔ０≦２．３、且つ、１．０≦Ｗ０／Ｔ０≦１．４であり、
　長さ方向Ｌの中央における、積層方向Ｔと幅方向Ｗとを通る断面において、積層方向Ｔにおいて互いに隣接する内部電極層１５の幅方向Ｗの端部の、幅方向Ｗでの位置のずれ量をｄとしたときに、ｄ≦５μｍであり、
　内部電極層１５と誘電体層１４との界面に、原子組成百分率が２ａｔ％以上のＳｎが偏析し、
　サイドギャップ部２０の幅方向Ｗの寸法ＷＳ、外層部１２の積層方向Ｔの寸法ＴＧとしたときに、０．３≦ＷＳ／ＴＧ≦０．６であり、
　内部電極層１５の幅方向Ｗの寸法ＷＩとしたときに、Ｔ０＜ＷＩである。
（効果）
　このように、内部電極層１５と誘電体層１４との界面に、原子組成百分率が２ａｔ％以上のＳｎが偏析している。これにより、内部電極層１５がＮｉ－Ｓｎ合金化して誘電体層１４と内部電極層１５との界面の状態が変化する。すなわち、ＮｉとＳｎが合金を形成する（Ｎｉ－Ｓｎ合金化する）ことにより、セラミック誘電体層１４と内部電極層１５の界面の状態（電気的な障壁高さ）が変化するため、高温負荷寿命が向上した信頼性の高い積層セラミックコンデンサ１を得ることできる。
　また、長さ方向Ｌの中央における、積層方向Ｔと幅方向Ｗとを通る断面において、積層方向Ｔにおいて互いに隣接する内部電極層１５の幅方向Ｗの端部の、幅方向Ｗでの位置のずれ量をｄとしたときに、ｄ≦５μｍである。ゆえに、サイドギャップ部２０の幅方向Ｗの寸法ＷＳを、外層部１２の積層方向Ｔの寸法ＴＧとしたときに、０．３≦ＷＳ／ＴＧ≦０．６と薄くすることができる。これにより、積層セラミックコンデンサ１の長さ方向Ｌの寸法Ｌ０、積層方向Ｔの寸法Ｔ０、幅方向Ｗの寸法Ｗ０としたときに、１．７≦Ｌ０／Ｔ０≦２．３、且つ、１．０≦Ｗ０／Ｔ０≦１．４といったサイズにおいて、内部電極層１５の幅方向Ｗの寸法ＷＩを、Ｔ０＜ＷＩと大きくして内部電極層１５の面積を大きくすることができる。
　また、誘電体層１４の積層方向Ｔの寸法ＴＤとしたときに、０．６７μｍ≦ＴＤ≦０．７３μｍの場合、誘電体層１４における積層方向Ｔのグレイン数の平均値は、３≦ＧＮ≦５である。すなわちグレイン数の平均値ＧＮが比較的大きいので、グレイン数が１の場合と比べて誘電体層１４内の粒界が多くなるため、絶縁抵抗値が高くなり、耐久性が向上する。
　また、誘電体層１４の積層方向Ｔの寸法ＴＤとしたときに、０．８５μｍ≦ＴＤ≦０．９１μｍの場合、誘電体層１４における積層方向Ｔのグレイン数平均値は、４≦ＧＮ≦５である。すなわちグレイン数の平均値ＧＮが比較的大きいので、グレイン数が１の場合と比べて誘電体層１４内の粒界が多くなるため、絶縁抵抗値が高くなり、耐久性が向上する。
　積層セラミックコンデンサ１は、長さ方向Ｌの寸法Ｌ０が、１．１５≦Ｌ０≦１．２５μｍ、幅方向Ｗの寸法Ｗ０が、０．６５≦Ｗ０≦０．７５μｍ、積層方向Ｔの寸法Ｔ０が、０．５５≦Ｔ０≦０．６５μｍ、サイドギャップ部２０の幅方向Ｗの寸法ＷＳが、１５μｍ≦ＷＳ≦２０μｍ、外層部１２のそれぞれの積層方向Ｔの寸法ＴＧが、３６μｍ≦ＴＧ≦４３μｍであるので、寸法制約のなされた機器内において、容量と絶縁破壊電圧のバランスを確保した汎用性が高いサイズである。
　誘電体層１４は、複数のグレイン１４０を含み、グレイン１４０は、コア部１４１と、コア部１４１を取り囲むシェル部１４２とからなるコアシェル構造を有し、コア部１４１のグレイン１４０に含まれるＴｉに対するＢａのモル比は、シェル部１４２のグレイン１４０に含まれるＴｉに対するＢａのモル比より高い。したがって、誘電率の温度特性を平坦化でき、信頼性の向上を図ることが可能である。
　以上、実施形態の積層セラミックコンデンサ１によると、寸法制約の中で、初期容量／実効容量／絶縁破壊電圧のバランスを取りながら十分な信頼性が確保可能な積層セラミックコンデンサ１を提供することができる。
　以上、本発明の実施形態について説明したが、本発明は以下の組み合わせを含む。
　＜１＞電体層と内部電極層とが交互に積層された内層部、及び、前記内層部の積層方向の両側にそれぞれ配置された外層部を有する積層体チップ、並びに、
　前記積層体チップにおける前記積層方向と直交する幅方向の両側にそれぞれ配置されたサイドギャップ部、を備える積層体と、
　前記積層体における前記積層方向及び前記幅方向と交差する長さ方向の両側にそれぞれ配置された外部電極と、を備える、積層セラミックコンデンサであって、
　前記誘電体層はＢａ及びＴｉを含み、前記内部電極層はＮｉを含み、
　前記積層セラミックコンデンサの前記長さ方向の寸法Ｌ０、前記積層方向の寸法Ｔ０、前記幅方向の寸法Ｗ０としたときに、
　１．７≦Ｌ０／Ｔ０≦２．３、且つ、１．０≦Ｗ０／Ｔ０≦１．４であり、
　前記長さ方向の中央における、前記積層方向と前記幅方向とを通る断面において、前記積層方向において互いに隣接する前記内部電極層の前記幅方向の端部の、前記幅方向での位置のずれ量をｄとしたときに、ｄ≦５μｍであり、
　前記内部電極層と前記誘電体層との界面に、原子組成百分率が２ａｔ％以上のＳｎが偏析し、
　前記サイドギャップ部の前記幅方向の寸法ＷＳ、前記外層部の前記積層方向の寸法ＴＧとしたときに、０．３≦ＷＳ／ＴＧ≦０．６であり、
　前記内部電極層の前記幅方向の寸法ＷＩは、Ｔ０＜ＷＩである、
積層セラミックコンデンサ。
　＜２＞前記誘電体層の前記積層方向の寸法ＴＤとしたときに、０．６７μｍ≦ＴＤ≦０．７３μｍであるとともに、
　前記誘電体層は複数のグレインを含み、前記誘電体層における前記積層方向のグレイン数の平均値は、３≦ＧＮ≦４である、
＜１＞に記載の積層セラミックコンデンサ。
　＜３＞前記誘電体層の前記積層方向の寸法ＴＤとしたときに、０．８５μｍ≦ＴＤ≦０．９１μｍであるとともに、
　前記誘電体層は複数のグレインを含み、前記誘電体層における前記積層方向のグレイン数平均値は、４≦ＧＮ≦５である、
＜１＞に記載の積層セラミックコンデンサ。
　＜４＞前記長さ方向の寸法Ｌ０が、１．１５≦Ｌ０≦１．２５μｍ、
　前記幅方向の寸法Ｗ０が、０．６５≦Ｗ０≦０．７５μｍ、
　前記積層方向の寸法Ｔ０が、０．５５≦Ｔ０≦０．６５μｍ、
　前記サイドギャップ部の前記幅方向の寸法ＷＳが、１５μｍ≦ＷＳ≦２０μｍ、
　前記外層部のそれぞれの前記積層方向の寸法ＴＧが、３６μｍ≦ＴＧ≦４３μｍである、
＜１＞から＜３＞のいずれかに記載の積層セラミックコンデンサ。
　＜５＞前記誘電体層は、複数のグレインを含み、
　前記グレインは、コア部と、該コア部を取り囲むシェル部とからなるコアシェル構造を有し、
　前記コア部の前記グレインに含まれるＴｉに対するＢａのモル比は、前記シェル部の前記グレインに含まれるＴｉに対するＢａのモル比より高い、
＜１＞から＜４＞のいずれかに記載の積層セラミックコンデンサ。
　１　　積層セラミックコンデンサ
　２　　積層体
　３　　外部電極
　１０　　積層体チップ
　１１　　内層部
　１２　　外層部
　１４　　誘電体層
　１５　　内部電極層
　２０　　サイドギャップ部
　１４０　　グレイン
　１４１　　コア部
　１４２　　シェル部
　１５１ａ　　出し部
　１５１ｂ　　出し部
　１５２　　対向部
　１５２ａ　　第１の対向部
　１５２ｂ　　第２の対向部
　１５３　　界面近傍領域

Claims (5)

  1. 　誘電体層と内部電極層とが交互に積層された内層部、及び、前記内層部の積層方向の両側にそれぞれ配置された外層部を有する積層体チップ、並びに、前記積層体チップにおける前記積層方向と直交する幅方向の両側にそれぞれ配置されたサイドギャップ部、を備える積層体と、前記積層体における前記積層方向及び前記幅方向と交差する長さ方向の両側にそれぞれ配置された外部電極と、を備える、積層セラミックコンデンサであって、
    　前記誘電体層はＢａ及びＴｉを含み、前記内部電極層はＮｉを含み、
    　前記積層セラミックコンデンサの前記長さ方向の寸法Ｌ０、前記積層方向の寸法Ｔ０、前記幅方向の寸法Ｗ０としたときに、１．７≦Ｌ０／Ｔ０≦２．３、且つ、１．０≦Ｗ０／Ｔ０≦１．４であり、
    　前記長さ方向の中央における、前記積層方向と前記幅方向とを通る断面において、前記積層方向において互いに隣接する前記内部電極層の前記幅方向の端部の、前記幅方向での位置のずれ量をｄとしたときに、ｄ≦５μｍであり、
    　前記内部電極層と前記誘電体層との界面に、原子組成百分率が２ａｔ％以上のＳｎが偏析し、
    　前記サイドギャップ部の前記幅方向の寸法ＷＳ、前記外層部の前記積層方向の寸法ＴＧとしたときに、０．３≦ＷＳ／ＴＧ≦０．６であり、
    　前記内部電極層の前記幅方向の寸法ＷＩは、Ｔ０＜ＷＩである、
    積層セラミックコンデンサ。
  2. 　前記誘電体層の前記積層方向の寸法ＴＤとしたときに、０．６７μｍ≦ＴＤ≦０．７３μｍであるとともに、
    　前記誘電体層は複数のグレインを含み、前記誘電体層における前記積層方向のグレイン数の平均値は、３≦ＧＮ≦４である、
    請求項１に記載の積層セラミックコンデンサ。
  3. 　前記誘電体層の前記積層方向の寸法ＴＤとしたときに、０．８５μｍ≦ＴＤ≦０．９１μｍであるとともに、
    　前記誘電体層は複数のグレインを含み、前記誘電体層における前記積層方向のグレイン数平均値は、４≦ＧＮ≦５である、
    請求項１に記載の積層セラミックコンデンサ。
  4. 　前記長さ方向の寸法Ｌ０が、１．１５≦Ｌ０≦１．２５μｍ、
    　前記幅方向の寸法Ｗ０が、０．６５≦Ｗ０≦０．７５μｍ、
    　前記積層方向の寸法Ｔ０が、０．５５≦Ｔ０≦０．６５μｍ、
    　前記サイドギャップ部の前記幅方向の寸法ＷＳが、１５μｍ≦ＷＳ≦２０μｍ、
    　前記外層部のそれぞれの前記積層方向の寸法ＴＧが、３６μｍ≦ＴＧ≦４３μｍである、
    請求項１から３のいずれか１項に記載の積層セラミックコンデンサ。
  5. 　前記誘電体層は、複数のグレインを含み、
    　前記グレインは、コア部と、該コア部を取り囲むシェル部とからなるコアシェル構造を有し、
    　前記コア部の前記グレインに含まれるＴｉに対するＢａのモル比は、前記シェル部の前記グレインに含まれるＴｉに対するＢａのモル比より高い、
    請求項１から４のいずれか１項に記載の積層セラミックコンデンサ。
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