WO2024146456A1 - 氮化镓器件及氮化镓器件的制作方法 - Google Patents

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WO2024146456A1
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barrier layer
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武盛
代云飞
李文明
刘海军
张煜
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中兴通讯股份有限公司
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Definitions

  • the embodiments of the present disclosure provide a gallium nitride device and a method for manufacturing the gallium nitride device, so as to at least solve the problem in the related art that the linearity characteristics of the device are improved by modulating the carrier velocity field relationship and gate-source capacitance under the gate of the device, the parasitic capacitance is introduced to limit the frequency characteristics, the implementation is difficult, and the large-scale application is difficult.
  • FIG. 6 is a structural cross-sectional view of a five-channel material corresponding to a GaN high linearity device with dual (multi) channel coupling modulation according to an embodiment of the present disclosure
  • FIG. 7 is a schematic diagram of a preparation process of a dual-channel coupled-modulated GaN high-linearity device according to an embodiment of the present disclosure.
  • adjacent first-type grooves and second-type grooves form nanochannel confinement on the first-layer two-dimensional electron gas at the connection surface between the barrier layer (i.e., barrier layer 1) and the channel layer (i.e., channel layer 1) in the first combination layer; adjacent second-type grooves form nanochannel confinement on the second-layer two-dimensional electron gas at the connection surface between the barrier layer (barrier layer 2) and the channel layer (i.e., channel layer 2) in the second combination layer.
  • Step S202 obtaining an epitaxial substrate, wherein the epitaxial substrate comprises a substrate layer, a nucleation layer, a buffer layer, and a combination layer connected from bottom to top, the combination layer is at least two layers, and each combination layer comprises a channel layer and a barrier layer connected from bottom to top;
  • the above-mentioned step S204 may specifically include: applying photoresist on the surface of the epitaxial substrate and photolithographically forming a source electrode pattern and a drain electrode pattern, and using an ion implantation process to inject a preset dose of silicon ions into the source electrode pattern and the drain electrode pattern region; applying photoresist on the surface of the epitaxial substrate and photolithographically forming a source electrode pattern and a drain electrode pattern again, using a fluorine-based process to etch the silicon nitride film or silicon dioxide film in the source electrode pattern and the drain electrode pattern, and using a sputtering or electron beam evaporation process to deposit an ohmic metal in the source electrode pattern and the drain electrode pattern region to form a source electrode and a drain electrode.
  • the above step S208 may specifically include: in the case where the combination layer includes a first combination layer and a second combination layer, the above gate groove includes a first groove and a second groove, applying photoresist on the surface of the epitaxial substrate, and photolithography a first groove pattern; etching the first combination layer in the first groove pattern by a chlorine-based process, and stopping at the inside of the channel layer of the first combination layer or the inside of the barrier layer of the second combination layer, so as to form a first groove; applying photoresist on the surface of the epitaxial substrate, and photolithography a second groove pattern, wherein the second groove structure pattern and the first groove image are spaced and distributed on the same straight line; etching the first combination layer and the second combination layer in the second groove pattern by a chlorine-based process, and stopping at the inside of the channel layer of the second combination layer or the inside of the buffer layer, so as to form a second groove, wherein the second groove, the adjacent first groove, and the first layer of two-dimensional electron gas together
  • This embodiment is based on a GaN high linearity device with dual (multiple) channel coupling modulation and a manufacturing method thereof, so as to realize the preparation of mutually coupled nanochannels on dual channel materials and multi-channel materials, realize the hierarchical multiplexing between multiple different conductive channels, and reduce the influence of the growth trend of source resistance under large source leakage current on the linearity of the device. At the same time, the reverse leakage of the gate and drain is reduced, the breakdown performance of the device is improved, and better device switching characteristics are achieved.
  • This embodiment improves the device linearity without sacrificing the device current and power output level.
  • the double (multiple) layer two-dimensional electron gas of the double (multiple) channel material structure is used to make up for the defect of sacrificing current output that is unique to conventional nanochannel devices; the off-state leakage characteristics of the device are improved, and the stability and working efficiency of the device are improved, which is realized in the actual application process.
  • the purpose of energy saving and efficiency improvement is used to make up for the defect of sacrificing current output that is unique to conventional nanochannel devices.
  • This embodiment is based on etching two (multiple) gate grooves of corresponding etching depths on the dual (multiple) channel material to isolate the two-dimensional electron gas in each channel from each other, so as to reduce the scattering effect between carriers and improve the linearity of the device in a single channel.
  • the two-dimensional electron gas near the side wall of the device channel is partially depleted by utilizing the principle that the gate metal can deplete the two-dimensional electron gas in the semiconductor, thereby forming two (multiple) mutually coupled nanochannels on the dual (multiple) channel material, thereby improving the linearity characteristics of the GaN HEMT device.
  • the linearity of the base station amplifier module is improved to save the circuit area of the pre-distortion circuit module, reduce the cost, reduce the difficulty of implementation, and improve the overall performance of the base station.
  • FIG 3 is a schematic structural diagram of a dual (multiple) channel coupled modulated GaN high linearity device according to an embodiment of the present disclosure.
  • a metal-semiconductor contact with different sidewall etching depths is used to realize a gallium nitride high linearity device for coupling modulation between multi-layer nano-channels, which includes but is not limited to a substrate layer, a nucleation layer, a buffer layer, a channel layer 2, a barrier layer 2, a channel layer 1, and a barrier layer 1 from bottom to top.
  • a gate electrode, a source electrode, and a drain electrode are also provided on the barrier layer 1.
  • a gate metal and an ohmic metal are also provided above the barrier layer 1, and an ohmic electrode is provided above the ohmic metal.
  • the high-linearity device includes, from bottom to top, but is not limited to, a substrate layer, a nucleation layer, a buffer layer, a channel layer 2, a barrier layer 2, a channel layer 1, and a barrier layer 1.
  • a gate electrode, a source electrode, and a drain electrode are also provided on the barrier layer 1.
  • Corresponding gate grooves are provided on the channel layer 2, the barrier layer 2, the channel layer 1, and the barrier layer 1.
  • Gate metal is filled in the gate groove. After the gate metal is filled, a gate electrode is formed.
  • a passivation layer is formed on the surface of the epitaxial substrate. The current flow path is shown in FIG5 .
  • These two (multiple) gate metal trenches of different depths can be independent of each other at the spatial level of the device, evenly divide the current flowing through the device in the three-dimensional stacked structure, and reasonably and effectively distribute the heat of the device; they can also modulate the source series resistance between the two (multiple) conductive channels through mutual coupling between the channels, reducing the influence of the source resistance on the linearity of the device.
  • the two-dimensional electron gas in each channel is isolated from each other to reduce the scattering effect between carriers and improve the linearity of the device in a single channel.
  • the gate metal can deplete the two-dimensional electron gas in the semiconductor, the two-dimensional electron gas near the side wall of the device channel is partially depleted, thereby forming two (or more) mutually coupled nanochannels on the dual (or more) channel material to reduce the influence of the source resistance on the linearity as the source leakage current surges, and finally improve the linearity characteristics of the GaN HEMT device.
  • Step 1 obtaining an epitaxial substrate comprising a substrate, a nucleation layer, a buffer layer, a barrier layer 1, a channel layer 1, a barrier layer 2, and a channel layer 2, and cleaning the substrate;
  • Step 5 placing the sample in a rapid thermal annealing furnace for low temperature annealing to form an ohmic contact
  • Step 6 applying photoresist on the sample surface, and photolithography a gate electrode pattern at an appropriate position between the source and drain electrode patterns, and etching the SiN passivation layer in the gate region using a fluorine-based process of an ICP or RIE device to form a gate groove structure;
  • Step 7 applying photoresist on the surface of the sample, and photolithography a first groove structure pattern
  • Step 8 using an ICP equipment chlorine-based process to etch the barrier layer 1 and the channel layer 1 in the first groove structure, and finally switching the self-termination process to stop the etching process at the channel layer 1/barrier layer 2 interface, the etched structure and the first layer 2DEG form a first nanochannel;
  • Step 10 using an ICP equipment chlorine-based process to etch the barrier layer 1, channel layer 1, barrier layer 2, channel layer 2 in the second groove structure, and stop inside the channel layer 2.
  • the etching structure and the second layer 2DEG form a second nanochannel.
  • the two (or more) nanochannels are stacked and distributed in space to form a coupled modulated nanochannel.
  • Step 11 using a diluted weak alkaline solution TMAH (tetramethylammonium hydroxide) to repair the material damage caused by etching in the two (or more) groove structures;
  • TMAH tetramethylammonium hydroxide
  • Step 12 applying photoresist on the sample surface, photolithography out the gate metal pattern, and using electron beam evaporation to deposit the gate metal above the gate groove, and performing metal stripping to form a gate electrode;
  • Step 13 passivation treatment is performed on the sample surface using PECVD or ALD process, SiN film is deposited, interconnection opening and interconnection metal process are completed, and device preparation is completed.
  • modules or steps of the present disclosure can be implemented by a general computing device, they can be concentrated on a single computing device, or distributed on a network composed of multiple computing devices, they can be implemented by a program code executable by a computing device, so that they can be stored in a storage device and executed by the computing device, and in some cases, the steps shown or described can be executed in a different order than here, or they can be made into individual integrated circuit modules, or multiple modules or steps therein can be made into a single integrated circuit module for implementation.
  • the present disclosure is not limited to any specific combination of hardware and software.

Abstract

一种氮化镓器件，包括：外延基片，外延基片包括自下向上连接的衬底层、成核层、缓冲层、组合层，组合层为至少两层，每层组合层包括自下向上连接的沟道层与势垒层，最上层的势垒层上设置有栅电极、源电极及漏电极；栅电极的下方具有周期分布且相互间隔的不同深度的栅极凹槽，栅极凹槽内填充有栅极金属，栅极金属用于部分耗尽栅极凹槽对应的组合层内势垒层与沟道层的连接面的二维电子气。还公开一种氮化镓器件的制作方法。

Description

氮化镓器件及氮化镓器件的制作方法
相关申请的交叉引用
本公开基于2023年01月04日提交的发明名称为“一种氮化镓器件及氮化镓器件的制作方法”的中国专利申请CN202310007533.1，并且要求该专利申请的优先权，通过引用将其所公开的内容全部并入本公开。
技术领域
本公开实施例涉及通信技术与半导体制造领域，具体而言，涉及一种氮化镓器件及氮化镓器件的制作方法。
背景技术
目前，学术界提升器件线性度特征的主要思路是从调制器件栅下的载流子速场关系，栅源电容等方面入手。具体的技术方案分别有：采用更厚的势垒层厚度、场板结构调制栅漏沟道电场、渐变铝组分势垒、采用金属-绝缘层-半导体(Metal Insulator Semiconductor，简称为MIS)结构、双沟道材料、三维鳍型结构的鳍式高电子迁移率晶体管(Fin-High Electric Mobility Transistor，简称为Fin-HEMT)以及基于阈值耦合作用的渐进凹槽栅结构等。但是，针对高频端的通讯系统，这些技术方案或多或少都有其致命缺陷。例如，更厚的势垒厚度会引入较强的漏致势垒降低效应，限制了器件在高频下的使用；场板结构在高频方案下容易引入过多寄生电容，限制器件的高频特性；渐变铝组分材料的生长难度巨大，很难实现大批量低成本生产；MIS结构引入新的寄生，影响器件的稳定性；三维鳍型结构的Fin-HEMT是以牺牲器件输出能力，引入寄生电容，限制频率特性；渐进凹槽栅技术实现难度大，对于光刻和刻蚀技术要求过高难以大批量应用等。
针对相关技术中从调制器件栅下的载流子速场关系、栅源电容入手提升器件线性度特征，引入寄生电容限制频率特性、实现难度大、高，难以大批量应用的问题，尚未提出解决方案。
发明内容
本公开实施例提供了一种氮化镓器件及氮化镓器件的制作方法，以至少解决相关技术中从调制器件栅下的载流子速场关系、栅源电容入手提升器件线性度特征，引入寄生电容限制频率特性、实现难度大、高，难以大批量应用的问题。
根据本公开的一个实施例，提供了一种氮化镓器件，所述氮化镓器件包括：外延基片，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、组合层，其中，所述组合层为至少两层，每层组合层包括自下向上连接的沟道层与势垒层，最上层的所述势垒层上设置有栅电极、源电极及漏电极；
所述栅电极的下方具有周期分布且相互间隔的不同深度的栅极凹槽，其中，所述栅极凹槽内填充有栅极金属，所述栅极金属用于部分耗尽所述栅极凹槽对应的所述组合层内所述势垒层与所述沟道层的连接面的二维电子气。
根据本公开的另一个实施例，还提供了一种氮化镓器件的制作方法，其中，所述方法包 括：
获取外延基片，其中，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、组合层，其中，所述组合层为至少两层，每层组合层包括自下向上连接的沟道层与势垒层；
在最上层的所述势垒层上光刻出栅电极的栅根、源电极及漏电极；
在所述栅电极的下方光刻出周期分布且相互间隔的不同深度的栅极凹槽，其中，所述栅极凹槽用于隔离所述栅极凹槽对应的所述组合层内所述势垒层与所述沟道层的连接面的二维电子气，形成纳米沟道；
在最上层的所述势垒层上光刻出栅电极的栅帽，并填充满栅极金属形成栅电极，填充到所述栅极凹槽内的栅极金属用于部分耗尽所述栅极凹槽对应的所述组合层内所述势垒层与所述沟道层的连接面的二维电子气；
在所述外延基片的表面进行钝化处理，以生成氮化硅薄膜。
附图说明
图1是本公开实施例的氮化镓器件的硬件结构框图；
图2是根据本公开实施例的氮化镓器件的制作方法的流程图；
图3是根据本公开实施例的双(多)沟道耦合调制的GaN高线性器件的结构示意图；
图4是根据本公开实施例的双(多)沟道耦合调制的GaN高线性器件的的结构拆解图；
图5是根据本公开实施例的双(多)沟道耦合调制的GaN高线性器件的器件级构成分解图；
图6是根据本公开实施例的双(多)沟道耦合调制的GaN高线性器件对应五沟道材料的结构截面图；
图7是根据本公开实施例的双沟道耦合调制的GaN高线性器件的制备流程的示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本公开的实施例。
需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本实施例中提供了一种氮化镓器件，该氮化镓器件具有高线性度特征，氮化镓器件的线性度可以通过以下方式确定：测量三阶双音交调(3rd-order Inter Modulation Distortion，简称为IMD3)，将两个频率相近的射频信号输入栅极，漏极偏置在目标电位，从漏极监测输出的两个目标频道信号和多个交调信号，交调信号功率减去目标频道功率即为IMD3。以应用频道为3.6Hz为例，栅极输入等幅值的3.6Hz和3.61Hz信号，在漏极监测到的3.59Hz(或3.62Hz)的功率减去3.6Hz(或3.61Hz)的功率即为IMD3，该值低于-25dBc，即为满足高线性度；将上述测量方法，通过变换输入功率，测得功率曲线，得到目标频道功率曲线和三阶双音交调曲线的延长线交点为三阶截点(3rd-order Intercept Point，简称为IP3)，所对应的输入功率为输入三阶截点功率(Input 3rd-order Intercept Point，简称为IIP3)，对应的输出功率为输出三阶截点功率(Output 3rd-order Intercept Point，简称为OIP3)，这两个值越高，说明器件的线性度越好。图1是根据本公开实施例的氮化镓器件的示意图，如图1所示，所述氮化镓器件包括：外延基片，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、组合层，其中，所述组合层为至少两层，每层组合层包括自下向上连接的 沟道层与势垒层，最上层的所述势垒层上设置有栅电极、源电极及漏电极；所述栅电极的下方具有周期分布且相互间隔的不同深度的栅极凹槽，其中，所述栅极凹槽内填充有栅极金属，所述栅极金属用于部分耗尽所述栅极凹槽对应的所述组合层内所述势垒层与所述沟道层的连接面的二维电子气。
本实施例中的组合层可以为两层，也可以为多层，为两层时，上述的外延基片自下向上连接的应该是衬底层、成核层、缓冲层、沟道层2、势垒层2、沟道层1、势垒层1，在势垒层1上方设置有栅电极、源电极及漏电极。
在一实施例中，在所述组合层包括第一层组合层(沟道层1与势垒层1)与第二层组合层(沟道层2与势垒层2)的情况下，所述栅极凹槽包括第一种凹槽与第二种凹槽，所述第一种凹槽延伸至第一层组合层的沟道层(即沟道层1)内部或第二层组合层的势垒层(即势垒层2)内部，第二种凹槽延伸至第二层组合层的沟道层(即沟道层2)内部或缓冲层内部，第一种凹槽用于截断第一层组合层内势垒层(即势垒层1)与沟道层的连接面的二维电子气；第二种凹槽用于截断第一层组合层内势垒层(即势垒层1)与沟道层(即沟道层1)的连接面、第二层组合层内势垒层(势垒层2)与沟道层(即沟道层2)的连接面的二维电子气。
在一实施例中，相邻的第一种凹槽与第二种凹槽在第一层组合层内势垒层(即势垒层1)与沟道层(即沟道层1)的连接面对第一层二维电子气形成纳米沟道限制；相邻的第二种凹槽在第二层组合层内势垒层(势垒层2)与沟道层(即沟道层2)的连接面对第二层二维电子气形成纳米沟道限制。
本实施例中的栅极沟道的种类与组合层的层数相同，栅极凹槽的深度为40nm至240nm。
本实施例基于在双沟道材料上刻蚀的两种对应刻蚀深度的栅极凹槽，将各沟道内的二维电子气相互隔离，以减少载流子间散射作用，提升单个沟道内的器件线性度。同时，利用栅金属可以耗尽半导体内二维电子气的原理，将器件沟道侧壁附近的二维电子气部分耗尽，从而在双沟道材料上形成两种相互耦合的纳米沟道，以降低源极电阻随源漏电流激增对线性度的影响，最终达到提升GaN器件的线性度特性，以实现氮化镓器件的高线性度特征。
本实施例中还提供了一种上述氮化镓器件的制作方法，图2是根据本公开实施例的氮化镓器件的制作方法的流程图，如图2所示，该流程包括如下步骤：
步骤S202，获取外延基片，其中，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、组合层，所述组合层为至少两层，每层组合层包括自下向上连接的沟道层与势垒层；
在一实施例中，在上述步骤S202之后，所述方法还包括：对外延基片进行清洗；在外延基片的表面进行钝化处理，以生成氮化硅薄膜或二氧化硅薄膜。
步骤S204，在最上层的所述势垒层上制备出源电极与漏电极；
在一实施例中，上述步骤S204具体可以包括：在外延基片的表面涂抹光刻胶并光刻出源电极图形与漏电极图形，采用离子注入工艺对源电极图形与漏电极图形区域注入预设剂量的硅离子；在外延基片的表面涂抹光刻胶并再次光刻出源电极图形与漏电极图形，采用氟基工艺刻蚀源电极图形与漏电极图形内的氮化硅薄膜或二氧化硅薄膜，并采用溅射或电子束蒸发工艺在源电极图形与漏电极图形区域淀积欧姆金属，以形成源电极和漏电极。
进一步的，在形成源电极和漏电极之后，所述方法还包括：将外延基片放入热退火炉中进行退火处理，以形成欧姆接触。
步骤S206，在最上层的所述势垒层上光刻出栅电极的栅根；
本实施例中，上述步骤S206具体可以包括：在外延基片的表面涂抹光刻胶，并在源电极图形与漏电极图形之间的预设位置上光刻出栅电极图形，并采用氟基工艺对栅电极图形内的氮化硅薄膜或二氧化硅薄膜进行刻蚀，以形成栅电极的栅根。
步骤S208，在栅电极的下方光刻出周期分布且相互间隔的不同深度的栅极凹槽，该栅极凹槽用于隔离栅极凹槽对应的组合层内势垒层与沟道层的连接面的二维电子气，形成纳米沟道；
本实施例中，上述步骤S208具体可以包括：在组合层包括第一层组合层与第二层组合层的情况下，上述的栅极凹槽包括第一种凹槽与第二种凹槽，在所述外延基片的表面涂抹光刻胶，光刻出第一种凹槽图形；采用氯基工艺刻蚀第一种凹槽图形中的第一层组合层，至第一层组合层的沟道层内部或第二层组合层的势垒层内部停止，以形成第一种凹槽；在外延基片的表面涂抹光刻胶，光刻出第二种凹槽图形，该第二种凹槽结构图形与第一种凹槽图像间隔分布在同一条直线上；采用氯基工艺刻蚀第二种凹槽图形中的第一层组合层与第二层组合层，至第二层组合层的沟道层内部或缓冲层内部停止，以形成第二种凹槽，该第二种凹槽与相邻的第一种凹槽、第一层二维电子气共同形成第一种纳米沟道，两个相邻的第二种凹槽与第二层二维电子气形成第二种纳米沟道。
步骤S210，在最上层的栅极凹槽上方光刻出栅电极的栅帽，并填充满栅极金属形成栅电极，填充到栅极凹槽内的栅极金属用于部分耗尽栅极凹槽对应的组合层内势垒层与沟道层的连接面的二维电子气；
本实施例中，上述步骤S210具体可以包括：在外延基片的表面涂抹光刻胶，在栅极凹槽上方光刻出栅极金属图形，并采用电子束蒸发在所述栅极凹槽上方淀积栅极金属，并进行金属剥离以形成所述栅电极的栅帽。
步骤S212，在外延基片的表面进行钝化处理，以生成氮化硅薄膜。
通过上述步骤S202至S212制作的氮化镓器件，可以解决相关技术中从调制器件栅下的载流子速场关系、栅源电容入手提升器件线性度特征，引入寄生电容限制频率特性、实现难度大、高，难以大批量应用的问题，实现多个不同导电沟道(沟道层与势垒层的连接面)之间的分层复用，在减小源极电阻在大源漏电流下的增长趋势对器件线性度的影响，同时，减小栅漏反向漏电，提升器件的击穿性能，实现更优的器件开关特性，引入寄生小、实现难度小、易于大规模应用。本实施例终端氮化镓器件具体可以是GaN高线性器件，填充的栅极金属可以为GaN。
在一实施例中，在栅电极的下方光刻出周期分布且相互间隔的不同深度的栅极凹槽之后，所述方法还包括：采用弱碱性溶液修复所述第一种凹槽与第二种凹槽中刻蚀引起的材料损伤。
本实施例基于双(多)沟道耦合调制的GaN高线性器件及其制作方法，以实现在双沟道材料、多沟道材料上制备出相互耦合的纳米沟道，实现多个不同导电沟道之间的分层复用，在减小源极电阻在大源漏电流下的增长趋势对器件线性度的影响。同时，减小栅漏反向漏电，提升器件的击穿性能，实现更优的器件开关特性。
本实施例，在提升器件线性度的同时，不牺牲器件的电流、功率输出水平。通过双(多)沟道的材料结构的双(多)层二维电子气，来补足现有常规纳米沟道器件特有的牺牲电流输出的缺陷；提升器件的关态漏电特性，提升器件的稳定性和工作效率，在实际应用过程中实现 节能提效的目的。利用了栅金属侧壁对沟道内电子的耗尽作用，使器件在关态栅压下能够更好的关断，降低漏电，提升器件的击穿性能，提高器件射频功率下的附加效率；在空间上形成纳米沟道，将电荷在器件内的运动路径分立出来，实现器件的高线性特性。采用两(多)种空间分布的纳米沟道，提高源电阻相对器件单个沟道的比值，减小器件源电阻随沟道电流增大而激增的现象，提升器件的线性度特征；一定程度上具有更好的散热特性。两(多)种三维堆叠陈列的纳米沟道，在不同偏置下分段开启，可以均匀分摊器件因电流集中引起的散热难的问题；器件具有更宽的工作栅压偏置范围，提升处理不同幅度信号的效率。在栅宽方向上，器件可以等效为一个肖特基金属栅结构的耗尽型双沟道HEMT与一个肖特基栅金属结构的耗尽型单沟道HEMT相互耦合出的纳米沟道器件。在每个分立的沟道内，纳米沟道侧壁可以屏蔽各个沟道间的载流子散射作用；不同形式器件的并联可以分偏置状态进行开启，更加有效地展宽器件的跨导工作范围，提升器件的线性度特征。
本实施例基于在双(多)沟道材料上刻蚀两(多)种对应刻蚀深度的栅极凹槽，将各沟道内的二维电子气相互隔离，以减少载流子间散射作用，提升单个沟道内的器件线性度。同时，利用栅金属可以耗尽半导体内二维电子气的原理，将器件沟道侧壁附近的二维电子气部分耗尽，从而在双(多)沟道材料上形成两(多)种(多种)相互耦合的纳米沟道，提升GaN HEMT器件的线性度特性。进而提升应用于基站放大器模块的线性度，以节省预失真电路模块的电路面积、降低成本、减小实现难度，提升基站整机的综合性能。
图3是根据本公开实施例的双(多)沟道耦合调制的GaN高线性器件的结构示意图，如图3所示，采用具有不同侧壁刻蚀深度的金属-半导体接触来实现多层纳米沟道之间进行耦合调制的氮化镓高线性器件，自下而上包括但不限于衬底层、成核层、缓冲层、沟道层2、势垒层2、沟道层1、势垒层1，在势垒层1上还设有栅电极、源电极和漏电极，在势垒层1上方还设有栅极金属、欧姆金属，在欧姆金属上述设置有欧姆电极。
图4是根据本公开实施例的双(多)沟道耦合调制的GaN高线性器件的的结构拆解图，如图4所示，高线性器件自下而上包括但不限于衬底层、成核层、缓冲层、沟道层2、势垒层2、沟道层1、势垒层1，在势垒层1上还设有栅电极、源电极和漏电极，在沟道层2、势垒层2、沟道层1、势垒层1上设置有对应的栅极凹槽，在栅极凹槽内填充栅极金属，填充满栅极金属之后便形成栅电极，填充到栅极凹槽内的栅极金属用于部分耗尽栅极凹槽对应的组合层内势垒层与沟道层的连接面的二维电子气。
图5是根据本公开实施例的双(多)沟道耦合调制的GaN高线性器件的器件级构成分解图，高线性器件自下而上包括但不限于衬底层、成核层、缓冲层、沟道层2、势垒层2、沟道层1、势垒层1，在势垒层1上还设有栅电极、源电极和漏电极，在沟道层2、势垒层2、沟道层1、势垒层1上设置有对应的栅极凹槽，在栅极凹槽内填充栅极金属，填充满栅极金属之后便形成栅电极，在外延基片的表面形成钝化层，电流流径如图5所示。
图6是根据本公开实施例的双(多)沟道耦合调制的GaN高线性器件对应五沟道材料的结构截面图，如图6所示，栅电极下方具有周期分布且相互间隔的两(多)种深度的栅极凹槽，凹槽内填充有栅极金属，以实现分别对两(多)层导电沟道的二维电子气(2DEG)部分耗尽并将其约束在固定沟道电流流径内，最终减少电流流动方向上的载流子间散射。其中，两凹槽的深度分别可以截断势垒层1/沟道层1界面处和势垒层2/沟道层2界面的2DEG，相邻的深凹槽和浅凹槽可以在势垒层1/沟道层1界面处对第一层2DEG形成纳米沟道限制；相邻的两个 深凹槽可以在势垒层2/沟道层2界面处对第二层2DEG形成纳米沟道限制。这两(多)种不同深度的栅极金属沟槽，既能够在器件的空间层面上相互独立，将流过器件的电流均匀地划分在三维堆叠结构中，合理有效地对器件进行热分配；又能够通过沟道间相互耦合的形式，对两(多)个导电沟道彼此之间进行源极串联电阻的调制，减少源极电阻对器件线性度的影响。
可提升电子元器件的线性度，以节省预失真电路模块的电路面积和降低基站整机的实现难度。基于在双(多)沟道材料上刻蚀两(多)种对应刻蚀深度的栅极凹槽，将各沟道内的二维电子气相互隔离，以减少载流子间散射作用，提升单个沟道内的器件线性度。同时，利用栅金属可以耗尽半导体内二维电子气的原理，将器件沟道侧壁附近的二维电子气部分耗尽，从而在双(多)沟道材料上形成两(多)种相互耦合的纳米沟道，以降低源极电阻随源漏电流激增对线性度的影响，最终达到提升GaN HEMT器件的线性度特性。
本实施例具有普适性，器件的势垒层适用于全部N族合金势垒材料，包括但不限于AlGaN、AlInN、AlN、InAlGaN、AlScN等GaN基的势垒材料；器件的沟道层适用于全部N族合金材料，包括但不限于GaN、InGaN、低铝组分的AlGaN等GaN基材料。
本实施例的刻蚀工艺应为精确刻蚀工艺，在对多层堆叠结构的势垒层/沟道层刻蚀时，氟基工艺应选择选择CF4/SF6、O2的配方、氯基工艺应选择BCl3、Cl2的配方，以及针对势垒材料的自终止刻蚀工艺应选择BCl3、Cl2、CF4的配方；栅极下侧作为纳米沟道侧壁的金属沟槽的刻蚀深度，应为多层沟道间距周期的倍数，刻蚀深度范围建议为40nm-240nm；势垒层的层数n≥2。
图7是根据本公开实施例的双沟道耦合调制的GaN高线性器件的制备流程的示意图，如图7所示，本公开实施例的高线性GaN基微波功率器件制作方法，以双沟道器件为例，包括如下步骤：
步骤1，获取含有衬底、成核层、缓冲层、势垒层1、沟道层1、势垒层2、沟道层2的外延基片，并对基片进行清洗；
步骤2，在样品表面利用LPCVD工艺进行钝化处理，淀积生成SiN(或SiO2)薄膜；
步骤3，在样品表面涂抹光刻胶并光刻出源、漏电极图形，采用ion-Beam注入工艺，对源漏电极区域进行一定剂量的Si离子注入；
步骤4，在样品表面涂抹光刻胶并再次光刻出源、漏电极图形，采用ICP设备氟基工艺刻蚀电极图形内的SiN，并采用Sputter磁控溅射或电子束蒸发工艺，在源漏电极图形区淀积欧姆金属；
步骤5，将样品放入快速热退火炉中进行低温退火处理，形成欧姆接触；
步骤6，在样品表面涂抹光刻胶，并在源、漏电极图形之间，适当的位置上光刻出栅电极图形，并采用ICP或RIE设备的氟基工艺对栅极区域内的SiN钝化层进行刻蚀，形成栅槽结构；
步骤7，在样品表面涂抹光刻胶，光刻出第一种凹槽结构图形；
步骤8，采用ICP设备氯基工艺刻蚀第一种凹槽结构中的势垒层1和沟道层1，最后切换自终止工艺使刻蚀工艺在沟道层1/势垒层2界面处停止，该刻蚀结构与第一层2DEG形成第一种纳米沟道；
步骤9，在样品表面涂抹光刻胶，光刻出第二种凹槽结构图形，两(多)种凹槽图形间隔分布在同一条直线上；
步骤10，采用ICP设备氯基工艺刻蚀第二种凹槽结构中的势垒层1、沟道层1、势垒层2、沟道层2，至沟道层2内部停止，该刻蚀结构与第二层2DEG形成第二种纳米沟道，两(多)种纳米沟道在空间上堆叠分布，形成耦合调制的纳米沟道；
步骤11，采用稀释的弱碱性溶液TMAH(四甲基氢氧化铵)，修复两(多)种凹槽结构中刻蚀引起的材料损伤；
步骤12，在样品表面涂抹光刻胶，光刻出栅极金属图形，并采用电子束蒸发在栅槽上方淀积栅极金属，进行金属剥离形成栅电极；
步骤13，在样品表面利用PECVD或ALD工艺进行钝化处理，淀积生成SiN薄膜，完成互联开孔和互联金属工艺，完成器件制备。
显然，本领域的技术人员应该明白，上述的本公开的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本公开不限制于任何特定的硬件和软件结合。
以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (12)

  1. 一种氮化镓器件，所述氮化镓器件包括：外延基片，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、组合层，其中，所述组合层为至少两层，每层组合层包括自下向上连接的沟道层与势垒层，最上层的所述势垒层上设置有栅电极、源电极及漏电极；
    所述栅电极的下方具有周期分布且相互间隔的不同深度的栅极凹槽，其中，所述栅极凹槽内填充有栅极金属，所述栅极金属用于部分耗尽所述栅极凹槽对应的所述组合层内所述势垒层与所述沟道层的连接面的二维电子气。
  2. 根据权利要求1所述的氮化镓器件，其中，
    在所述组合层包括第一层组合层与第二层组合层的情况下，所述栅极凹槽包括第一种凹槽与第二种凹槽，所述第一种凹槽延伸至所述第一层组合层的所述沟道层内部或所述第二层组合层的势垒层内部，所述第二种凹槽延伸至所述第二层组合层的所述沟道层内部或所述缓冲层内部，其中，所述第一种凹槽用于截断所述第一层组合层内所述势垒层与所述沟道层的连接面的二维电子气；所述第二种凹槽用于截断所述第一层组合层内所述势垒层与所述沟道层的连接面、所述第二层组合层内所述势垒层与所述沟道层的连接面的二维电子气。
  3. 根据权利要求2所述的氮化镓器件，其中，
    相邻的所述第一种凹槽与所述第二种凹槽在所述第一层组合层内所述势垒层与所述沟道层的连接面对第一层二维电子气形成纳米沟道限制；
    相邻的所述第二种凹槽在所述第二层组合层内所述势垒层与所述沟道层的连接面对第二层二维电子气形成纳米沟道限制。
  4. 根据权利要求1至3中任一项所述的氮化镓器件，其中，
    所述栅极沟道的种类与所述组合层的层数相同，所述栅极凹槽的深度为40nm至240nm。
  5. 一种氮化镓器件的制作方法，所述方法包括：
    获取外延基片，其中，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、组合层，所述组合层为至少两层，每层组合层包括自下向上连接的沟道层与势垒层；
    在最上层的所述势垒层上制备出源电极与漏电极；
    在最上层的所述势垒层上光刻出栅电极的栅根；
    在所述栅电极的下方光刻出周期分布且相互间隔的不同深度的栅极凹槽，其中，所述栅极凹槽用于隔离所述栅极凹槽对应的所述组合层内所述势垒层与所述沟道层的连接面的二维电子气，形成纳米沟道；
    在最上层的所述栅极凹槽上方光刻出栅电极的栅帽，并填充满栅极金属形成栅电极，填充到所述栅极凹槽内的栅极金属用于部分耗尽所述栅极凹槽对应的所述组合层内所述势垒层与所述沟道层的连接面的二维电子气；
    在所述外延基片的表面进行钝化处理，以生成氮化硅薄膜。
  6. 根据权利要求5所述的方法，其中，在所述获取外延基片之后，所述方法还包括：
    对所述外延基片进行清洗；
    在所述外延基片的表面进行钝化处理，以生成氮化硅薄膜或二氧化硅薄膜。
  7. 根据权利要求6所述的方法，其中，所述在最上层的所述势垒层上制备出源电极与漏电极包括：
    在所述外延基片的表面涂抹光刻胶并光刻出源电极图形与漏电极图形，采用离子注入工艺对所述源电极图形与所述漏电极图形区域注入预设剂量的硅离子；
    在所述外延基片的表面涂抹光刻胶并再次光刻出所述源电极图形与所述漏电极图形，采用氟基工艺刻蚀所述源电极图形与所述漏电极图形内的所述氮化硅薄膜或所述二氧化硅薄膜，并采用溅射或电子束蒸发工艺在所述源电极图形与所述漏电极图形区域淀积欧姆金属，以形成所述源电极和所述漏电极。
  8. 根据权利要求7所述的方法，其中，在采用溅射或电子束蒸发工艺在所述源电极图形与所述漏电极图形区域淀积欧姆金属，以形成所述源电极和所述漏电极之后，所述方法还包括：
    将所述外延基片放入热退火炉中进行退火处理，以形成欧姆接触。
  9. 根据权利要求7所述的方法，其中，在最上层的所述势垒层上光刻出栅电极的栅根包括：
    在所述外延基片的表面涂抹光刻胶，并在所述源电极图形与所述漏电极图形之间的预设位置上光刻出栅电极图形，并采用所述氟基工艺对所述栅电极图形内的所述氮化硅薄膜或所述二氧化硅薄膜进行刻蚀，以形成所述栅电极的栅根。
  10. 根据权利要求5所述的方法，其中，在所述栅电极的下方光刻出周期分布且相互间隔的不同深度的栅极凹槽包括：
    在所述组合层包括第一层组合层与第二层组合层的情况下，所述栅极凹槽包括第一种凹槽与第二种凹槽，在所述外延基片的表面涂抹光刻胶，光刻出第一种凹槽图形；
    采用氯基工艺刻蚀所述第一种凹槽图形中的第一层组合层，至所述第一层组合层的所述沟道层内部或所述第二层组合层的势垒层内部停止，以形成所述第一种凹槽；
    在所述外延基片的表面涂抹光刻胶，光刻出第二种凹槽图形，其中，所述第二种凹槽结构图形与所述第一种凹槽图像间隔分布在同一条直线上；
    采用所述氯基工艺刻蚀第二种凹槽图形中的第一层组合层与第二层组合层，至所述第二层组合层的所述沟道层内部或所述缓冲层内部停止，以形成所述第二种凹槽，其中，所述第二种凹槽与相邻的所述第一种凹槽、第一层二维电子气共同形成第一种纳米沟道，两个相邻的所述第二种凹槽与第二层二维电子气形成第二种纳米沟道。
  11. 根据权利要求10所述的方法，其中，在所述栅电极的下方光刻出周期分布且相互间隔的不同深度的栅极凹槽之后，所述方法还包括：
    采用弱碱性溶液修复所述第一种凹槽与所述第二种凹槽中刻蚀引起的材料损伤。
  12. 根据权利要求5至11中任一项所述的方法，其中，在最上层的所述栅极凹槽上方光刻出栅电极的栅帽包括：
    在所述外延基片的表面涂抹光刻胶，在所述栅极凹槽上方光刻出栅极金属图形，并采用电子束蒸发在所述栅极凹槽上方淀积栅极金属，并进行金属剥离以形成所述栅电极的栅帽。
PCT/CN2023/142995 2023-01-04 2023-12-28 氮化镓器件及氮化镓器件的制作方法 WO2024146456A1 (zh)

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