WO2024146485A1 - 氮化镓器件及氮化镓器件的制作方法 - Google Patents

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WO2024146485A1
WO2024146485A1 PCT/CN2023/143638 CN2023143638W WO2024146485A1 WO 2024146485 A1 WO2024146485 A1 WO 2024146485A1 CN 2023143638 W CN2023143638 W CN 2023143638W WO 2024146485 A1 WO2024146485 A1 WO 2024146485A1
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gallium nitride
layer
barrier layer
epitaxial substrate
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武盛
张煜
段斌
刘海军
代云飞
李文明
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中兴通讯股份有限公司
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Definitions

  • the embodiments of the present disclosure relate to the fields of communication technology and semiconductor manufacturing, and in particular, to a gallium nitride device and a method for manufacturing the gallium nitride device.
  • thicker barrier thickness will introduce a stronger drain-induced barrier lowering effect, limiting the use of the device at high frequencies; the field plate structure is prone to introduce too much parasitic capacitance under high-frequency schemes, limiting the high-frequency characteristics of the device; the growth of gradient aluminum component materials is extremely difficult, and it is difficult to achieve large-scale low-cost production; the MIS structure introduces new parasitics, affecting the stability of the device; the three-dimensional fin-shaped Fin-HEMT sacrifices the output capacity of the device, introduces parasitic capacitance, and limits the frequency characteristics; the progressive groove gate technology is difficult to implement, and the requirements for lithography and etching technology are too high to be applied in large quantities.
  • the embodiments of the present disclosure provide a gallium nitride device and a method for manufacturing the gallium nitride device, so as to at least solve the problem in the related art that the linearity characteristics of the device are improved by modulating the carrier velocity field relationship and gate-source capacitance under the gate of the device, the parasitic capacitance is introduced to limit the frequency characteristics, the implementation is difficult, and the large-scale application is difficult.
  • a method for manufacturing a gallium nitride device comprising:
  • the epitaxial substrate includes a substrate layer, a nucleation layer, a buffer layer, a channel layer, and a barrier layer connected from bottom to top;
  • Photolithography is performed to form periodically distributed gate grooves below the barrier layer, and a predetermined thickness of P-type gallium nitride is filled in the gate grooves by using a dielectric mask growth technique, wherein the P-type gallium nitride is used to deplete the two-dimensional electron gas at the connection surface between the barrier layer and the channel layer corresponding to the gate groove;
  • the gate electrode, source electrode and drain electrode are photolithographically formed on the barrier layer.
  • FIG1 is a schematic diagram of a gallium nitride device according to an embodiment of the present disclosure
  • FIG2 is a flow chart of a method for manufacturing a gallium nitride device according to an embodiment of the present disclosure
  • FIG3 is a three-view diagram of a nanochannel high linearity device based on PN depletion capacitor according to the present embodiment
  • FIG4 is a schematic diagram of the disassembly of the structure of a nano-channel high linearity device based on PN depletion capacitor according to the present embodiment
  • FIG. 5 is a schematic diagram of a device-level structural exploded view of a nanochannel device based on a PN depletion capacitor according to the present embodiment
  • FIG. 6 is a flow chart of manufacturing a nano-channel high linearity device based on PN depletion capacitor according to this embodiment.
  • a gallium nitride device has a high linearity characteristic.
  • the linearity of the gallium nitride device can be determined by measuring third-order intermodulation (IMD3), inputting two RF signals with similar frequencies into the gate, biasing the drain at a target potential, monitoring two target channel signals and multiple intermodulation signals output from the drain, and the intermodulation signal power minus the target channel power is IMD3.
  • IMD3 third-order intermodulation
  • This value is lower than -25dBc, which meets high linearity.
  • the above measurement method is used to transform the input power to measure the power curve, and the intersection of the extended line of the target channel power curve and the third-order two-tone intermodulation curve is the third-order intercept point (3rd-order Intercept Point, referred to as IP3), the corresponding input power is the input third-order intercept point power (Input 3rd-order Intercept Point, referred to as IIP3), and the corresponding output power is the output third-order intercept point power (Output 3rd-order Intercept Point, referred to as OIP3).
  • IP3rd-order Intercept Point 3rd-order Intercept Point
  • IIP3 input third-order Intercept Point
  • OIP3 output third-order intercept point power
  • FIG1 is a schematic diagram of a gallium nitride device according to an embodiment of the present disclosure.
  • the gallium nitride device includes: an epitaxial substrate, the epitaxial substrate includes a substrate layer, a nucleation layer, a buffer layer, a channel layer, and a barrier layer connected from bottom to top, and a gate electrode, a source electrode, and a drain electrode are arranged on the barrier layer; there are periodically distributed gate grooves below the gate electrode, and the gate grooves are filled with P-type gallium nitride of a predetermined thickness through a dielectric mask growth technology, and the P-type gallium nitride is used to deplete the two-dimensional electron gas at the connection surface of the barrier layer and the channel layer corresponding to the gate groove.
  • the gate recess extends into the channel layer or into the buffer layer.
  • This embodiment is based on a PN junction formed by P-type GaN.
  • the depletion capacitor generated depletes the two-dimensional electron gas near the side wall of the device channel, separates the device channel into independent nanochannels, reduces the scattering between carriers in the device channel, and improves the linearity characteristics of the GaN device, so as to achieve the high linearity characteristics of the gallium nitride device.
  • FIG. 2 is a flow chart of the method for manufacturing a gallium nitride device according to an embodiment of the present disclosure. As shown in FIG. 2 , the process includes the following steps:
  • a weak alkaline solution is used to repair material damage caused by etching in the gate groove.
  • the grooves filled by P-GaN secondary epitaxy can not only separate the electron tracks to form nanochannels, reducing the scattering between electrons, but also use the depletion capacitance of the PN junction to reduce the leakage of the device and improve the breakdown characteristics of the device. It can also increase the ratio of the source resistance to the device channel, reduce the phenomenon that the source resistance of the device increases with the increase of the channel current, and improve the linearity of the device. Degree characteristics.
  • FIG6 is a flow chart of the preparation of a nanochannel high linearity device based on PN depletion capacitor according to the present embodiment, and includes the following steps:
  • an epitaxial substrate comprising a substrate, a nucleation layer, a buffer layer, a barrier layer, and a channel layer, and cleaning the substrate;
  • ICP inductively coupled plasma
  • the process of compression of the space charge region of the PN junction on the side wall with the increase of the gate bias is slower than that of the metal-semiconductor contact, and the width of the nanochannel is gradually widened, which is macroscopically manifested as the current of the device grows more linearly with the gate voltage positive sweep process, further improving the linearity of the device. It is also beneficial to evenly disperse the heat source of the device along with the gate voltage bias, thereby reducing the heat dissipation pressure of the device when it is working.

Abstract

本公开实施例提供了一种氮化镓器件及氮化镓器件的制作方法，该氮化镓器件包括：氮化镓器件包括：外延基片，外延基片包括自下向上连接的衬底层、成核层、缓冲层、沟道层、势垒层，所述势垒层上设置有栅电极、源电极及漏电极；所述栅电极的下方具有周期分布的栅极凹槽，所述栅极凹槽内通过介质掩膜生长技术填充有预定厚度的P型氮化镓，其中，所述P型氮化镓用于耗尽所述栅极凹槽对应的所述势垒层与所述沟道层的连接面的二维电子气。

Description

氮化镓器件及氮化镓器件的制作方法
相关申请的交叉引用
本公开基于2023年01月04日提交的中国专利申请202310030408.2，并且要求该专利申请的优先权，通过引用将其所公开的内容全部并入本公开。
技术领域
本公开实施例涉及通信技术与半导体制造领域，具体而言，涉及一种氮化镓器件及氮化镓器件的制作方法。
背景技术
目前，学术界提升器件线性度特征的主要思路是从调制器件栅下的载流子速场关系，栅源电容等方面入手。具体的技术方案分别有：采用更厚的势垒层厚度、场板结构调制栅漏沟道电场、渐变铝组分势垒、采用金属-绝缘层-半导体(Metal Insulator Semiconductor，简称为MIS)结构、双沟道材料、三维鳍型结构的鳍式高电子迁移率晶体管(Fin-High Electric Mobility Transistor，简称为Fin-HEMT)以及基于阈值耦合作用的渐进凹槽栅结构等。但是，针对高频端的通讯系统，这些技术方案或多或少都有其致命缺陷。例如，更厚的势垒厚度会引入较强的漏致势垒降低效应，限制了器件在高频下的使用；场板结构在高频方案下容易引入过多寄生电容，限制器件的高频特性；渐变铝组分材料的生长难度巨大，很难实现大批量低成本生产；MIS结构引入新的寄生，影响器件的稳定性；三维鳍型结构的Fin-HEMT是以牺牲器件输出能力，引入寄生电容，限制频率特性；渐进凹槽栅技术实现难度大，对于光刻和刻蚀技术要求过高难以大批量应用等。
针对相关技术中从调制器件栅下的载流子速场关系、栅源电容入手提升器件线性度特征，引入寄生电容限制频率特性、实现难度大、高，难以大批量应用的问题，尚未提出解决方案。
发明内容
本公开实施例提供了一种氮化镓器件及氮化镓器件的制作方法，以至少解决相关技术中从调制器件栅下的载流子速场关系、栅源电容入手提升器件线性度特征，引入寄生电容限制频率特性、实现难度大、高，难以大批量应用的问题。
根据本公开的一个实施例，提供了一种氮化镓器件，氮化镓器件包括：外延基片，外延基片包括自下向上连接的衬底层、成核层、缓冲层、沟道层、势垒层，势垒层上设置有栅电极、源电极及漏电极；
栅电极的下方具有周期分布的栅极凹槽，栅极凹槽内通过介质掩膜生长技术填充有预定厚度的P型氮化镓，其中，P型氮化镓用于耗尽栅极凹槽对应的势垒层与沟道层的连接面的二维电子气。
根据本公开的另一个实施例，还提供了一种氮化镓器件的制作方法，方法包括：
获取外延基片，其中，外延基片包括自下向上连接的衬底层、成核层、缓冲层、沟道层、势垒层；
在势垒层的下方光刻出周期分布的栅极凹槽，通过通过介质掩膜生长技术在栅极凹槽内填充预定厚度的P型氮化镓，其中，P型氮化镓用于耗尽栅极凹槽对应的势垒层与沟道层的连接面的二维电子气；
在势垒层上光刻出栅电极、源电极及漏电极。
附图说明
图1是本公开实施例的氮化镓器件的示意图；
图2是根据本公开实施例的氮化镓器件的制作方法的流程图；
图3是根据本实施例的基于PN耗尽电容的纳米沟道高线性器件的三视图；
图4是根据本实施例的基于PN耗尽电容的纳米沟道高线性器件结构拆解的示意图；
图5是根据本实施例的基于PN耗尽电容的纳米沟道器件的器件级结构分解图的示意图；
图6是根据本实施例的基于PN耗尽电容的纳米沟道高线性器件的制备流程图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本公开的实施例。
需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本实施例中提供了一种氮化镓器件，该氮化镓器件具有高线性度特征，氮化镓器件的线性度可以通过以下方式确定：测量三阶双音交调(3rd-order Inter Modulation Distortion，简称为IMD3)，将两个频率相近的射频信号输入栅极，漏极偏置在目标电位，从漏极监测输出的两个目标频道信号和多个交调信号，交调信号功率减去目标频道功率即为IMD3。以应用频道为3.6Hz为例，栅极输入等幅值的3.6Hz和3.61Hz信号，在漏极监测到的3.59Hz(或3.62Hz)的功率减去3.6Hz(或3.61Hz)的功率即为IMD3，该值低于-25dBc，即为满足高线性度；将上述测量方法，通过变换输入功率，测得功率曲线，得到目标频道功率曲线和三阶双音交调曲线的延长线交点为三阶截点(3rd-order Intercept Point，简称为IP3)，所对应的输入功率为输入三阶截点功率(Input 3rd-order Intercept Point，简称为IIP3)，对应的输出功率为输出三阶截点功率(Output 3rd-order Intercept Point，简称为OIP3)，这两个值越高，说明器件的线性度越好。图1是根据本公开实施例的氮化镓器件的示意图，如图1所示，所述氮化镓器件包括：外延基片，外延基片包括自下向上连接的衬底层、成核层、缓冲层、沟道层、势垒层，势垒层上设置有栅电极、源电极及漏电极；栅电极的下方具有周期分布的栅极凹槽，栅极凹槽内通过介质掩膜生长技术填充有预定厚度的P型氮化镓，该P型氮化镓用于耗尽栅极凹槽对应的势垒层与沟道层的连接面的二维电子气。
在一实施例中，栅极凹槽延伸至沟道层内部或缓冲层内部。
在一实施例中，相邻的栅极凹槽在势垒层与沟道层的连接面对二维电子气形成纳米沟道限制。
在一实施例中，栅极凹槽的深度大于或等于势垒层厚度的两倍，栅极凹槽的深度为40nm至80nm。
本实施例基于P型GaN形成的PN结，产生的耗尽电容将器件沟道侧壁附近的二维电子气耗尽，将器件沟道分立成独立的纳米沟道，减少器件沟道内载流子间的散射，提升GaN器件的线性度特性，以实现氮化镓器件的高线性度特征。
在本实施例中提供了一种氮化镓器件的制作方法，图2是根据本公开实施例的氮化镓器件的制作方法的流程图，如图2所示，该流程包括如下步骤：
步骤S202，获取外延基片，其中，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、沟道层、势垒层；
步骤S204，在势垒层的下方光刻出周期分布的栅极凹槽，通过通过介质掩膜生长技术在栅极凹槽内填充预定厚度的P型氮化镓，其中，所述P型氮化镓用于耗尽栅极凹槽对应的势垒层与沟道层的连接面的二维电子气；
在一实施例中，在上述步骤S204之前，所述方法还包括：对所述外延基片进行清洗；在所述外延基片的表面沉积一层二氧化硅，以形成二氧化硅掩膜层。
对应的，上述步骤S204具体可以包括：在所述二氧化硅掩膜层上涂抹光刻胶，并光刻出栅极凹槽图形；采用氟基工艺刻蚀所述栅极凹槽图形内的所述二氧化硅掩膜层，后采用氯基刻蚀所述栅极凹槽图形中的势垒层和沟道层，直至所述沟道层内部或所述缓冲层内部停止，以形成所述栅极凹槽，其中，所述栅极凹槽与对应的所述势垒层和所述沟道层的连接面的二维电子气形成纳米沟道；将外延基片放入金属有机化合物化学气相沉淀(Metal-organic Chemical Vapor Deposition，简称为MOCVD)中，进行所述P型氮化镓的二次生长，直至所述P型氮化镓完全填充所述栅极凹槽。
步骤S206，在势垒层上光刻出源电极与漏电极。
本公开实施例中，上述步骤S206具体可以包括：在述外延基片的表面涂抹光刻胶并光刻出源电极图形与漏电极图形，并采用离子注入工艺对源电极图形与漏电极图形进行预定剂量的硅离子注入；在外延基片的表面涂抹光刻胶并再次光刻出源电极图形与漏电极图形，采用氟基工艺刻蚀所述源电极图形与所述漏电极图形内的氮化硅薄膜，并采用溅射或电子束蒸发工艺在源电极图形与漏电极图形区域淀积欧姆金属，以形成源电极和漏电极。
示例性的，采用溅射或电子束蒸发工艺在所述源电极图形与漏电极图形区域淀积欧姆金属，以形成源电极和漏电极之后，将外延基片放入快退火炉中进行退火处理，以形成欧姆接触。
步骤S208，在P型氮化镓的外延区域上方制备出栅电极。
本公开实施例中，上述步骤S208具体可以包括：在外延基片的表面涂抹光刻胶，并在源电极图形与漏电极图形之间的P型氮化镓的外延区域上方光刻出栅电极的栅根图形，并采用氟基工艺对栅电极图形内的所述氮化硅薄膜进行刻蚀，以形成所述栅极凹槽；在外延基片的表面涂抹光刻胶，并在栅极凹槽上方光刻出栅电极的栅帽图形；采用电子束蒸发在所述栅极凹槽上方淀积栅极金属，进行金属剥离后形成栅电极。
通过上述步骤S202至S208制作的氮化镓器件，可以解决相关技术中从调制器件栅下的载流子速场关系、栅源电容入手提升器件线性度特征，引入寄生电容限制频率特性、实现难度大、高，难以大批量应用的问题，实现多个不同导电沟道(沟道层与势垒层的连接面)之间的分层复用，在减小源极电阻在大源漏电流下的增长趋势对器件线性度的影响，同时，减 小栅漏反向漏电，提升器件的击穿性能，实现更优的器件开关特性，引入寄生小、实现难度小、易于大规模应用。
在一示例性的实施例中，在将外延基片放入MOCVD中，进行P型氮化镓的二次生长，直至P型氮化镓完全填充栅极凹槽之前，采用弱碱性溶液修复栅极凹槽中刻蚀引起的材料损伤。
在另一示例性的实施例中，在上述步骤S204之后，所述方法还包括：采用强酸腐蚀的工艺将所述二氧化硅掩膜层及落在所述外延基片上方的多晶P型氮化镓进行腐蚀和剥离，并将残留的二氧化硅掩膜层刻蚀去除；在外延基片的表面进行钝化处理，以生成氮化硅薄膜。
本实施例基于PN结耗尽电容实现纳米沟道调制的氮化镓高线性器件及其制作方法，以实现利用耗尽电容将器件沟道侧壁附近的二维电子气耗尽，将器件沟道分立成独立的纳米沟道，减少器件沟道内载流子间的散射，降低源极电阻在大源漏电流下的增长趋势对器件线性度的影响。提升GaN HEMT器件线性度特性的同时，还能够减小栅漏反向漏电，提升器件的击穿性能，实现更优的器件开关特性。
本实施例通过选区外延的手段，在刻蚀的沟槽内生长P型GaN，与原有材料形成的PN结电容耗尽沟槽附近的2DEG，使器件在关态栅压下更好的关断，提升器件的击穿性能，降低漏电，提高器件射频功率下的附加效率；利用了沟槽内的P-GaN形成纳米沟道，提高源电阻相对器件沟道的比值，减小器件源电阻随沟道电流增大而激增的现象，提升器件的线性度特征；
在栅宽方向上，器件可以等效为肖特基金属栅结构的耗尽型HEMT与P-GaN栅极的增强型器件并联形式，可以有效展宽器件的跨导工作范围，提升器件的线性度特征；对于本实施例中所制备的纳米沟道，侧壁上PN结的空间电荷区随着栅极偏压增大而压缩的进程较金属-半导体接触更为缓慢，其纳米沟道的宽度逐渐展宽，宏观表现为器件的电流随栅压正扫过程而更加线性增长，进一步提升器件的线性度。也有利于使器件热源随栅压偏置而均匀分散，减小器件工作时的散热压力。
本实施例基于P型掺杂GaN与AlGaN、本征GaN形成的PN结，产生的耗尽电容将器件沟道侧壁附近的二维电子气耗尽，从而在器件沟道内形成相互独立的纳米沟道。可以减少器件沟道内载流子间的散射，降低源极电阻在大源漏电流下的增长趋势对器件线性度的影响，提升GaN HEMT器件的线性度特性。进而提升应用于基站放大器模块的线性度，以节省预失真电路模块的电路面积、降低成本、减小实现难度，提升基站整机的综合性能。图3是根据本实施例的基于PN耗尽电容的纳米沟道高线性器件的三视图，图4是根据本实施例的基于PN耗尽电容的纳米沟道高线性器件结构拆解的示意图，如图3和4所示，采用PN结耗尽电容实现纳米沟道调制的氮化镓高线性器件，自上而下包括但不限于衬底层、成核层、缓冲层、沟道层、势垒层，在势垒层上还设有栅电极、源电极和漏电极，栅电极下方具有规则分布的贯穿势垒层和沟道层界面的刻蚀深槽结构，结构内通过选区的二次外延填满了P型掺杂的GaN；图5是根据本实施例的基于PN耗尽电容的纳米沟道器件的器件级结构分解图的示意图，如图5所示，沟槽内的P-GaN可以耗尽附近的二维电子气，在器件沟道内形成纳米沟道；在栅宽方向上为规则排列分布的金属/势垒/沟道的常规HEMT结构和金属/P-GaN/GaN的增强型器件。由P-GaN二次外延填满的沟槽，既能将电子的跑道相互分立形成纳米沟道，减小电子之间的散射；又能利用PN结的耗尽电容降低器件的漏电，提升器件的击穿特性；还可以提高源电阻相对器件沟道的比值，减小器件源电阻随沟道电流增大而激增的现象，提升器件的线性 度特征。
本实施例具有普适性，器件的势垒层适用于全部N族合金势垒材料，包括但不限于AlGaN、AlInN、AlN、InAlGaN、AlScN等GaN基的势垒材料；器件的沟道层适用于全部N族合金材料，包括但不限于GaN、InGaN、低铝组分的AlGaN等GaN基材料。
充当二次生长介质掩膜层的介质种类为SiO2，其介质层的生长厚度为30nm-240nm，由于二次外延的单晶GaN无法附着在非晶体的SiO2上，SiO2可以起到介质掩膜的作用。
本实施例的刻蚀工艺应为精确刻蚀工艺，在对多层堆叠结构的势垒层/沟道层刻蚀时，氟基工艺应选择选择CF4/SF6、O2的配方、氯基工艺应选择BC13、C12的配方，以及针对势垒材料的自终止刻蚀工艺应选择BC13、C12、CF4的配方；
本实施例中，栅极下方P-GaN沟槽的刻蚀深度，应至少为势垒层厚度的两倍，刻蚀深度范围建议为40nm-80nm。
本实施例的高线性GaN基微波功率器件制作方法，图6是根据本实施例的基于PN耗尽电容的纳米沟道高线性器件的制备流程图，如图6所示，包括如下步骤：
1)获取含有衬底、成核层、缓冲层、势垒层、沟道层的外延基片，并对基片进行清洗；
2)采用化学气相淀积(Chemical Vapor Deposition，简称为CVD)设备在样片表面沉积一层SiO2；
3)在SiO2掩膜层上涂抹光刻胶，并光刻出周期性排列的凹槽结构图形；
4)采用电感耦合等离子体(Inductive Coupled Plasma，简称为ICP)设备氟基工艺刻蚀凹槽图形内的SiO2，后采用氯基刻蚀凹槽结构中的势垒层和沟道层，直至监控图形满足厚度要求，该刻蚀结构与2DEG形成纳米沟道；
5)采用稀释的弱碱性溶液TMAH，修复凹槽结构中刻蚀引起的材料损伤；
6)将样品放入MOCVD中，进行二次生长P型掺杂的GaN(Mg)，直至P-GaN完全填充凹槽结构；
7)采用强酸腐蚀的工艺，将SiO2及落在上方的多晶P-GaN进行腐蚀和剥离，后采用ICP设备进行残留的SiO2刻蚀去除；
8)在样品表面利用低压化学气相淀积(Low-Pressure Chemical Vapor Deposition，简称为LPCVD)、等离子体增强化学气相淀积(Plasma-Enhanced Chemical Vapor Deposition，简称为PECVD)或ALD(原子层淀积，Atomic Layer)工艺进行钝化处理，淀积生成SiN(Al2O3/SiO2)薄膜；
9)在样品表面涂抹光刻胶并光刻出源、漏电极图形，并采用ion-Beam注入工艺，对源漏电极进行一定剂量的Si离子注入；
10)在样品表面涂抹光刻胶并再次光刻出源、漏电极图形，采用ICP氟基工艺刻蚀源漏电极图形内的SiN，并采用Sputter磁控溅射或电子束蒸发工艺，在源漏电极图形区淀积欧姆金属；
11)将样品放入快速热退火炉中进行低温退火处理，形成欧姆接触；
12)在样品表面涂抹光刻胶，并在源、漏电极图形之间，P-GaN二次外延区域上方光刻出栅电极图形，并采用ICP设备的氟基工艺对栅极区域内的SiN钝化层进行刻蚀，形成栅槽结构；
13)采用电子束蒸发在栅槽上方淀积栅极金属，进行金属剥离形成栅电极；
14)完成互联开孔和互联金属工艺，完成器件制备。
本实施例通过选区外延的手段，在刻蚀的沟槽内生长P型GaN，与原有材料形成的PN结电容耗尽沟槽附近的2DEG，使器件在关态栅压下更好的关断，提升器件的击穿性能，降低漏电，提高器件射频功率下的附加效率；利用了沟槽内的P-GaN形成纳米沟道，提高源电阻相对器件沟道的比值，减小器件源电阻随沟道电流增大而激增的现象，提升器件的线性度特征；在栅宽方向上，器件可以等效为肖特基金属栅结构的耗尽型HEMT与P-GaN栅极的增强型器件并联形式，可以有效展宽器件的跨导工作范围，提升器件的线性度特征。对于本实施例中所制备的纳米沟道，侧壁上PN结的空间电荷区随着栅极偏压增大而压缩的进程较金属-半导体接触更为缓慢，其纳米沟道的宽度逐渐展宽，宏观表现为器件的电流随栅压正扫过程而更加线性增长，进一步提升器件的线性度。也有利于使器件热源随栅压偏置而均匀分散，减小器件工作时的散热压力。
显然，本领域的技术人员应该明白，上述的本公开的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本公开不限制于任何特定的硬件和软件结合。
以上所述仅为本公开的示例性实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (11)

  1. 一种氮化镓器件，所述氮化镓器件包括：外延基片，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、沟道层、势垒层，所述势垒层上设置有栅电极、源电极及漏电极；
    所述栅电极的下方具有周期分布的栅极凹槽，所述栅极凹槽内通过介质掩膜生长技术填充有预定厚度的P型氮化镓，其中，所述P型氮化镓用于耗尽所述栅极凹槽对应的所述势垒层与所述沟道层的连接面的二维电子气。
  2. 根据权利要求1所述的氮化镓器件，其中，
    所述栅极凹槽延伸至所述沟道层内部或所述缓冲层内部。
  3. 根据权利要求2所述的氮化镓器件，其中，
    相邻的所述栅极凹槽在所述势垒层与所述沟道层的连接面对二维电子气形成纳米沟道限制。
  4. 根据权利要求1至3中任一项所述的氮化镓器件，其中，
    所述栅极凹槽的深度大于或等于所述势垒层厚度的两倍，所述栅极凹槽的深度为40nm至80nm。
  5. 一种氮化镓器件的制作方法，所述方法包括：
    获取外延基片，其中，所述外延基片包括自下向上连接的衬底层、成核层、缓冲层、沟道层、势垒层；
    在所述势垒层的下方光刻出周期分布的栅极凹槽，通过通过介质掩膜生长技术在所述栅极凹槽内填充预定厚度的P型氮化镓，其中，所述P型氮化镓用于耗尽所述栅极凹槽对应的所述势垒层与所述沟道层的连接面的二维电子气；
    在所述势垒层上光刻出源电极与漏电极；
    在所述P型氮化镓的外延区域上方制备出栅电极。
  6. 根据权利要求5所述的方法，其中，在所述势垒层的下方光刻出周期分布的栅极凹槽之前，所述方法还包括：
    对所述外延基片进行清洗；
    在所述外延基片的表面沉积一层二氧化硅，以形成二氧化硅掩膜层。
  7. 根据权利要求6所述的方法，其中，在所述势垒层的下方光刻出周期分布的栅极凹槽，所述栅极凹槽内通过二次外延填充满P型氮化镓包括：
    在所述二氧化硅掩膜层上涂抹光刻胶，并光刻出栅极凹槽图形；
    采用氟基工艺刻蚀所述栅极凹槽图形内的所述二氧化硅掩膜层，后采用氯基刻蚀所述栅极凹槽图形中的势垒层和沟道层，直至所述沟道层内部或所述缓冲层内部停止，以形成所述栅极凹槽，其中，所述栅极凹槽与对应的所述势垒层和所述沟道层的连接面的二维电子气形成纳米沟道；
    将所述外延基片放入MOCVD中，进行所述P型氮化镓的二次生长，直至所述P型氮化镓完全填充所述栅极凹槽。
  8. 根据权利要求7所述的方法，其中，在将所述外延基片放入MOCVD中，进行所述P型氮化镓的二次生长，直至所述P型氮化镓完全填充所述栅极凹槽之前，所述方法还包括：
    采用弱碱性溶液修复所述栅极凹槽中刻蚀引起的材料损伤。
  9. 根据权利要求7所述的方法，其中，在所述势垒层的下方光刻出周期分布的栅极凹槽，通过介质掩膜生长技术在所述栅极凹槽内填充预定厚度的P型氮化镓之后，所述方法还包括：
    采用强酸腐蚀的工艺将所述二氧化硅掩膜层及落在所述外延基片上方的多晶P型氮化镓进行腐蚀和剥离，并将残留的二氧化硅掩膜层刻蚀去除；
    在所述外延基片的表面进行钝化处理，以生成氮化硅薄膜。
  10. 根据权利要求9所述的方法，其中，
    在所述势垒层上光刻出源电极与漏电极包括：
    在所述外延基片的表面涂抹光刻胶并光刻出源电极图形与漏电极图形，并采用离子注入工艺对所述源电极图形与所述漏电极图形进行预定剂量的硅离子注入；
    在所述外延基片的表面涂抹光刻胶并再次光刻出所述源电极图形与所述漏电极图形，采用氟基工艺刻蚀所述源电极图形与所述漏电极图形内的所述氮化硅薄膜，并采用溅射或电子束蒸发工艺在所述源电极图形与所述漏电极图形区域淀积欧姆金属，以形成所述源电极和所述漏电极；
    在所述P型氮化镓的外延区域上方制备出栅电极包括：
    在所述外延基片的表面涂抹光刻胶，并在所述源电极图形与所述漏电极图形之间的所述P型氮化镓的外延区域上方光刻出所述栅电极的栅根图形，并采用氟基工艺对所述栅根图形内的所述氮化硅薄膜进行刻蚀，以形成所述栅极凹槽；
    在所述外延基片的表面涂抹光刻胶，并在所述栅极凹槽上方光刻出所述栅电极的栅帽图形；
    采用电子束蒸发在所述栅极凹槽上方淀积栅极金属，进行金属剥离后形成所述栅电极。
  11. 根据权利要求10所述的方法，其中，采用溅射或电子束蒸发工艺在所述源电极图形与所述漏电极图形区域淀积欧姆金属，以形成所述源电极和所述漏电极之后，所述方法还包括：
    将所述外延基片放入快退火炉中进行退火处理，以形成欧姆接触。
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