WO2023145910A1 - 積層構造体、半導体素子および半導体装置 - Google Patents

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WO2023145910A1
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semiconductor layer
layer
semiconductor
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むつみ 岡
睦 寺井
英高 柴田
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株式会社Flosfia
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a laminated structure, a semiconductor element, and a semiconductor device useful as a power device or the like.
  • gallium oxide Ga 2 O 3
  • next-generation switching elements that can achieve high withstand voltage, low loss, and high heat resistance, and are being applied to power semiconductor devices such as inverters.
  • Application is expected.
  • due to its wide bandgap it is also expected to be applied to light emitting and receiving devices such as LEDs and sensors.
  • the gallium oxide can control the bandgap by forming a mixed crystal of indium and aluminum individually or in combination, and constitutes an extremely attractive material system as an InAlGaO-based semiconductor. .
  • Patent Document 2 a semiconductor film having a corundum-type crystal structure composed of ⁇ -Ga 2 O 3 or ⁇ -Ga 2 O 3 -based solid solution produced on a base substrate for film formation is composed of a Cu—Mo composite material. It is stated that it may be reprinted on a substrate to be printed. Further, in Patent Document 3, metals such as Al, nitrides such as AlN, SiN, and GaN, oxides such as SiO 2 and Al 2 O 3 , and SiC are used as materials for the supporting substrate of the ⁇ -Ga 2 O 3 film. , Si, GaAs and diamond are described.
  • One of the objects of the present invention is to provide a laminated structure, a semiconductor element, and a semiconductor device with reduced deterioration at high temperatures.
  • the inventors of the present invention have found a laminated structure comprising at least a semiconductor layer containing a crystalline oxide semiconductor as a main component and a conductive substrate laminated on the semiconductor layer.
  • the conductive substrate includes at least a first metal and a second metal having a higher Young's modulus than the first metal, and the mass ratio of the second metal in the conductive substrate is greater than the mass ratio of the first metal, the deterioration at high temperatures can be reduced, and the conventional problems described above can be solved.
  • the inventors have found that the above laminated structure is particularly useful for semiconductor elements such as power devices and semiconductor devices. Moreover, after obtaining the above knowledge, the inventors of the present invention completed the present invention through further studies.
  • a laminated structure comprising at least a semiconductor layer containing a crystalline oxide semiconductor as a main component and a conductive substrate laminated on the semiconductor layer,
  • the conductive substrate includes at least a first metal and a second metal having a higher Young's modulus than the first metal, and the mass ratio of the second metal in the conductive substrate is the first metal.
  • a laminated structure characterized in that the mass ratio of the metal is greater than that of the [2]
  • a semiconductor device configured by joining at least a semiconductor element to a lead frame, a circuit board, or a heat dissipation substrate with a joining member, wherein the semiconductor element is the semiconductor element according to the above [11].
  • semiconductor device [13] A power converter using the semiconductor device according to [12]. [14] A control system using the semiconductor device according to [12].
  • the laminated structure, semiconductor element, and semiconductor device of the present invention have reduced deterioration at high temperatures.
  • FIG. 1 shows an example of a semiconductor structure used in embodiments of the present invention
  • 1 is a diagram schematically showing a preferred embodiment of a Schottky barrier diode (SBD) of the present invention
  • FIG. 1 is a diagram schematically showing a preferred embodiment of a Schottky barrier diode (SBD) of the present invention
  • FIG. It is a figure which shows typically a suitable example of the metal-oxide-semiconductor field effect transistor (MOSFET) of this invention.
  • MOSFET metal-oxide-semiconductor field effect transistor
  • FIG. 7 is a schematic diagram for explaining a part of the manufacturing process of the metal oxide semiconductor field effect transistor (MOSFET) of FIG. 6; It is a figure which shows typically a suitable example of the static induction transistor (SIT) of this invention.
  • 1 is a diagram schematically showing a preferred example of a Schottky barrier diode (SBD) of the present invention; FIG. It is a figure which shows typically a suitable example of the metal-oxide-semiconductor field effect transistor (MOSFET) of this invention. It is a figure which shows typically a suitable example of the junction field effect transistor (JFET) of this invention.
  • 1 is a configuration diagram of a mist CVD apparatus used in an example of the present invention; FIG.
  • FIG. 1 is a diagram schematically showing a preferred example of a semiconductor device;
  • FIG. 4 is an image of the semiconductor layer surface after heating in Examples and Comparative Examples.
  • 1 is a block configuration diagram showing an example of a control system employing a semiconductor device according to an embodiment of the invention;
  • FIG. 1 is a circuit diagram showing an example of a control system employing a semiconductor device according to an embodiment of the invention;
  • FIG. 1 is a block configuration diagram showing an example of a control system employing a semiconductor device according to an embodiment of the invention;
  • FIG. 1 is a circuit diagram showing an example of a control system employing a semiconductor device according to an embodiment of the invention;
  • FIG. It is a figure which shows typically the upper surface of the conductive substrate concerning embodiment of this invention.
  • 4 is an image of the semiconductor layer surface after heating in Examples and Comparative Examples.
  • a laminated structure of the present invention is a laminated structure comprising at least a semiconductor layer containing a crystalline oxide semiconductor as a main component and a conductive substrate laminated on the semiconductor layer, wherein the conductive substrate is , at least a first metal and a second metal having a higher Young's modulus than the first metal, wherein the mass ratio of the second metal in the conductive substrate is the mass ratio of the first metal characterized by being larger than
  • the laminated structure can be suitably manufactured by the method.
  • the embodiment of the present invention will be described in more detail with reference to the drawings, taking as an example main steps (1) to (3) for manufacturing the laminated structure.
  • step (1) the semiconductor layer is stacked directly or via another layer on the underlying substrate.
  • a laminate as shown in FIG. 1 can be obtained.
  • the laminate shown in FIG. 1 has a semiconductor layer 101 laminated on a base substrate 108 .
  • the crystalline semiconductor film 101 obtained in step (1) can be used as the semiconductor layer (hereinafter also referred to as "semiconductor film").
  • semiconductor film the semiconductor layer
  • the base substrate is not particularly limited as long as it has a plate shape and serves as a support for the semiconductor film. It may be an insulator substrate, a semiconductor substrate, a metal substrate, or a conductive substrate. A substrate having a metal film is also preferred.
  • the base substrate for example, a base substrate containing a substrate material having a corundum structure as a main component, or a base substrate containing a substrate material having a ⁇ -gallia structure as a main component, a substrate material having a hexagonal crystal structure as a main component and a base substrate including
  • the “main component” means that the substrate material having the specific crystal structure accounts for preferably 50% or more, more preferably 70% or more, and even more preferably 90%, in atomic ratio, of all components of the substrate material. % or more, and may be 100%.
  • the substrate material is not particularly limited as long as it does not interfere with the object of the present invention, and may be any known material.
  • the substrate material having the corundum structure for example, ⁇ -Al 2 O 3 (sapphire substrate) or ⁇ -Ga 2 O 3 are preferably mentioned, a-plane sapphire substrate, m-plane sapphire substrate, r-plane sapphire substrate , a c-plane sapphire substrate, an ⁇ -type gallium oxide substrate (a-plane, m-plane, or r-plane) and the like are more preferable examples.
  • the base substrate mainly composed of a substrate material having a ⁇ -Gallia structure is, for example, a ⁇ -Ga 2 O 3 substrate, or a substrate containing Ga 2 O 3 and Al 2 O 3 with more than 0 wt % of Al 2 O 3 and A mixed crystal substrate having a content of 60 wt % or less may be used.
  • Examples of base substrates mainly composed of a substrate material having a hexagonal crystal structure include SiC substrates, ZnO substrates, and GaN substrates.
  • the semiconductor layer is not particularly limited as long as it contains a crystalline oxide semiconductor as a main component.
  • the crystal structure of the crystalline oxide semiconductor is also not particularly limited as long as the object of the present invention is not hindered.
  • the crystal structure of the crystalline oxide semiconductor includes, for example, a corundum structure, a ⁇ -gallia structure, a hexagonal structure (eg, ⁇ -type structure, etc.), an orthogonal crystal structure (eg, ⁇ -type structure, etc.), a cubic crystal structure, or A tetragonal crystal structure and the like can be mentioned.
  • the crystalline oxide semiconductor preferably has a corundum structure, a ⁇ -gallia structure or a hexagonal crystal structure (eg, ⁇ -type structure, etc.), and more preferably has a corundum structure.
  • the crystalline oxide semiconductor include metal oxides containing one or more metals selected from aluminum, gallium, indium, iron, chromium, vanadium, titanium, rhodium, nickel, cobalt and iridium. can give.
  • the oxide semiconductor preferably contains at least one metal selected from aluminum, indium and gallium, more preferably at least gallium, and ⁇ -Ga 2 O 3 or a mixed crystal thereof is most preferred.
  • the “main component” means that the crystalline oxide semiconductor is contained in the semiconductor layer at an atomic ratio of 0.5 or more of gallium in all the metal elements contained in the semiconductor layer. It means that there is In an embodiment of the present invention, the atomic ratio of gallium in all metal elements in the semiconductor layer is preferably 0.7 or more, more preferably 0.9 or more.
  • the thickness of the semiconductor layer is not particularly limited, and may be 1 ⁇ m or less or 1 ⁇ m or more, but in the embodiment of the present invention, it is preferably 1 ⁇ m or more.
  • the upper limit of the thickness of the semiconductor layer is not particularly limited as long as the object of the present invention is not hindered, but it is preferably 30 ⁇ m or less.
  • the surface area of the semiconductor layer is not particularly limited, and may be 1 mm 2 or more or 1 mm 2 or less . is more preferred.
  • the semiconductor layer is usually single crystal, but may be polycrystal.
  • the semiconductor layer is a multilayer film including at least a first semiconductor layer and a second semiconductor layer, and when a Schottky electrode is provided on the first semiconductor layer, the first semiconductor layer It is also preferable that the multilayer film has a lower carrier density than the carrier density of the second semiconductor layer.
  • the second semiconductor layer usually contains a dopant, and the carrier density of the semiconductor layer can be appropriately set by adjusting the doping amount.
  • the semiconductor layer contains a dopant.
  • the dopant is not particularly limited and may be a known one.
  • the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium and niobium, and p-type dopants such as magnesium, calcium and zinc.
  • said n-type dopant is preferably Sn, Ge or Si.
  • the content of the dopant is preferably 0.00001 atomic % or more, more preferably 0.00001 atomic % to 20 atomic %, and more preferably 0.00001 atomic % to 10 atomic % in the composition of the semiconductor layer. is most preferred.
  • the dopant concentration may typically be about 1 ⁇ 10 16 /cm 3 to 1 ⁇ 10 22 /cm 3 , and the dopant concentration may be, for example, about 1 ⁇ 10 17 /cm 3 .
  • a low concentration of 3 or less may be used.
  • the dopant may be contained at a high concentration of about 1 ⁇ 10 19 /cm 3 or higher. In the embodiment of the present invention, it is preferable to contain the carrier concentration of 1 ⁇ 10 17 /cm 3 or more.
  • the semiconductor layer may be formed using known means.
  • means for forming the semiconductor layer include CVD, MOCVD, MOVPE, mist CVD, mist epitaxy, MBE, HVPE, pulse growth, and ALD.
  • the means for forming the semiconductor layer is preferably a mist CVD method or a mist epitaxy method.
  • the mist CVD method or mist epitaxy method for example, the mist CVD apparatus shown in FIG.
  • a semiconductor film containing a crystalline oxide semiconductor as a main component is formed on the substrate by transporting the droplets onto the substrate with a carrier gas (transporting step) and then thermally reacting the atomized droplets in the deposition chamber. (film formation step) to form the semiconductor layer.
  • the atomization step atomizes the raw material solution.
  • the means for atomizing the raw material solution is not particularly limited as long as it can atomize the raw material solution, and may be any known means.
  • atomizing means using ultrasonic waves is preferable.
  • Atomized droplets obtained using ultrasonic waves have an initial velocity of zero and are preferable because they float in the air. Since it is a possible mist, there is no damage due to collision energy, so it is very suitable.
  • the droplet size is not particularly limited, and may be droplets of several millimeters, preferably 50 ⁇ m or less, more preferably 100 nm to 10 ⁇ m.
  • the raw material solution is not particularly limited as long as it contains a raw material capable of being atomized or dropletized and capable of forming a semiconductor film, and may be an inorganic material or an organic material.
  • the raw material is preferably a metal or a metal compound, and one or two selected from aluminum, gallium, indium, iron, chromium, vanadium, titanium, rhodium, nickel, cobalt and iridium. More preferably, it contains more than one species of metal.
  • a solution in which the metal is dissolved or dispersed in an organic solvent or water in the form of a complex or salt can be preferably used.
  • forms of the complex include acetylacetonate complexes, carbonyl complexes, ammine complexes, hydride complexes, and the like.
  • the salt form include organic metal salts (e.g., metal acetates, metal oxalates, metal citrates, etc.), metal sulfide salts, metal nitrate salts, metal phosphate salts, metal halide salts (e.g., metal chlorides, salts, metal bromides, metal iodides, etc.).
  • hydrohalic acid examples include hydrobromic acid, hydrochloric acid, and hydroiodic acid. Among them, hydrobromic acid or Hydroiodic acid is preferred.
  • oxidizing agent examples include hydrogen peroxide (H 2 O 2 ), sodium peroxide (Na 2 O 2 ), barium peroxide (BaO 2 ), benzoyl peroxide (C 6 H 5 CO) 2 O 2 and the like. , hypochlorous acid (HClO), perchloric acid, nitric acid, ozone water, and organic peroxides such as peracetic acid and nitrobenzene.
  • the raw material solution may contain a dopant.
  • the dopant By including the dopant in the raw material solution, the doping can be performed well.
  • the dopant is not particularly limited as long as it does not interfere with the object of the present invention.
  • the dopant include n-type dopants such as tin, germanium, silicon, titanium, zirconium, vanadium or niobium, or Mg, H, Li, Na, K, Rb, Cs, Fr, Be, Ca, Sr, Ba , Ra, Mn, Fe, Co, Ni, Pd, Cu, Ag, Au, Zn, Cd, Hg, Ti, Pb, N or P, and the like.
  • the content of the dopant is appropriately set by using a calibration curve showing the relationship between the concentration of the dopant in the raw material and the desired carrier density.
  • the solvent of the raw material solution is not particularly limited, and may be an inorganic solvent such as water, an organic solvent such as alcohol, or a mixed solvent of an inorganic solvent and an organic solvent.
  • said solvent preferably comprises water.
  • the atomized liquid droplets are transported into the film formation chamber using a carrier gas.
  • the carrier gas is not particularly limited as long as it does not interfere with the object of the present invention. Suitable examples include oxygen, ozone, inert gases such as nitrogen and argon, and reducing gases such as hydrogen gas and forming gas. mentioned.
  • one type of carrier gas may be used, two or more types may be used, and a diluted gas with a reduced flow rate (for example, a 10-fold diluted gas, etc.) may be further used as a second carrier gas. good too.
  • the carrier gas may be supplied at two or more locations instead of at one location.
  • the flow rate of the carrier gas is not particularly limited, it is preferably 0.01 to 20 L/min, more preferably 1 to 10 L/min.
  • the flow rate of diluent gas is preferably 0.001 to 5 L/min, more preferably 0.1 to 3 L/min.
  • the semiconductor film is formed on the substrate by thermally reacting the atomized droplets in the film forming chamber.
  • the thermal reaction is not particularly limited as long as the atomized droplets react with heat, and the reaction conditions and the like are not particularly limited as long as the object of the present invention is not hindered.
  • the thermal reaction is usually carried out at a temperature equal to or higher than the evaporation temperature of the solvent, preferably at a temperature that is not too high (for example, 1000° C.), more preferably 650° C. or less, most preferably from 300° C. to 650° C. preferable.
  • the thermal reaction is carried out under vacuum, under a non-oxygen atmosphere (for example, under an inert gas atmosphere, etc.), under a reducing gas atmosphere, or under an oxygen atmosphere, as long as the object of the present invention is not hindered.
  • a non-oxygen atmosphere for example, under an inert gas atmosphere, etc.
  • a reducing gas atmosphere for example, under an inert gas atmosphere, etc.
  • an oxygen atmosphere for example, under an inert gas atmosphere, etc.
  • the reaction may be carried out under atmospheric pressure, increased pressure or reduced pressure, but is preferably carried out under atmospheric pressure in the embodiment of the present invention.
  • the film thickness can be set by adjusting the film formation time.
  • annealing may be performed after the film formation process.
  • Annealing treatment temperature is not particularly limited as long as the object of the present invention is not impaired, and is usually 300°C to 650°C, preferably 350°C to 550°C.
  • the annealing treatment time is usually 1 minute to 48 hours, preferably 10 minutes to 24 hours, more preferably 30 minutes to 12 hours.
  • the annealing treatment may be performed under any atmosphere as long as the object of the present invention is not hindered.
  • a non-oxygen atmosphere or an oxygen atmosphere may be used.
  • the non-oxygen atmosphere includes, for example, an inert gas atmosphere (e.g., nitrogen atmosphere), a reducing gas atmosphere, etc. In the embodiment of the present invention, an inert gas atmosphere is preferable, and a nitrogen atmosphere Lower is more preferred.
  • the semiconductor film may be directly provided on the base substrate, or other layers such as a stress relaxation layer (for example, a buffer layer, an ELO layer, etc.), a peeling sacrificial layer, etc. may be provided. You may provide the said semiconductor film through.
  • the means for forming each layer is not particularly limited, and known means may be used. In the embodiment of the present invention, the mist CVD method is preferred.
  • step (2) an electrode layer 105b is formed on the semiconductor layer 101 as desired.
  • a laminate as shown in FIG. 2, for example, can be obtained by the step (2).
  • the laminate in FIG. 2 is composed of a base substrate 108, a semiconductor layer 101, and an electrode layer 105b. In embodiments of the present invention, step (2) may be omitted.
  • the electrode layer is not particularly limited as long as it has conductivity, as long as it does not hinder the object of the present invention.
  • the constituent material of the electrode layer may be a conductive inorganic material or a conductive organic material.
  • the material of the electrodes is preferably metal. Suitable examples of the metal include at least one metal selected from Groups 4 to 10 of the periodic table. Examples of metals belonging to Group 4 of the periodic table include titanium (Ti), zirconium (Zr), hafnium (Hf), and the like. Examples of metals belonging to Group 5 of the periodic table include vanadium (V), niobium (Nb), and tantalum (Ta).
  • Examples of Group 6 metals of the periodic table include chromium (Cr), molybdenum (Mo), and tungsten (W).
  • Examples of metals of Group 7 of the periodic table include manganese (Mn), technetium (Tc), and rhenium (Re).
  • Examples of metals belonging to Group 8 of the periodic table include iron (Fe), ruthenium (Ru), and osmium (Os).
  • Examples of metals belonging to Group 9 of the periodic table include cobalt (Co), rhodium (Rh), and iridium (Ir).
  • Examples of metals of Group 10 of the periodic table include nickel (Ni), palladium (Pd), and platinum (Pt).
  • the electrode layer preferably contains at least one metal selected from Groups 4 and 9 of the periodic table, more preferably a Group 9 metal of the periodic table. preferable.
  • the layer thickness of the electrode layer is not particularly limited, it is preferably 0.1 nm to 10 ⁇ m, more preferably 5 nm to 500 nm, and most preferably 10 nm to 200 nm.
  • the electrode layer may consist of two or more layers having different compositions.
  • the means for forming the electrode layer is not particularly limited, and may be a known means.
  • Specific examples of means for forming the electrode layer or the other electrode layer include a dry method and a wet method. Dry methods include, for example, sputtering, vacuum deposition, and CVD. Wet methods include, for example, screen printing and die coating.
  • step (3) the conductive substrate is laminated on the electrode layer or the semiconductor layer via a conductive adhesive layer if desired, and the underlying substrate is removed using known means.
  • a laminate (laminated structure) as shown in FIG. 3 can be obtained.
  • an electrode layer 105b is bonded to a conductive substrate 107 via a conductive adhesive layer 106, and a semiconductor layer 101 is laminated on the electrode layer 105b.
  • the method for removing the base substrate include a method of applying a mechanical impact to remove it, a method of applying heat and using thermal stress to remove it, a method of applying vibration such as ultrasonic waves to remove it, and an etching method. a method of removing by grinding, a method of removing by heat treatment after performing ion implantation such as the smart cut method, a method of removing by a laser lift-off method, a method of combining these, and the like. .
  • the conductive adhesive layer is not particularly limited as long as it can bond the electrode layer and the conductive substrate.
  • the constituent material of the conductive adhesive layer include metals containing at least one selected from Al, Au, Pt, Ag, Ti, Ni, Bi, Cu, Ga, In, Pb, Sn and Zn, and Metal oxides, eutectic materials (eg, Au—Sn, etc.), and the like.
  • the conductive adhesive layer preferably has a porous structure.
  • the conductive adhesive layer when the conductive adhesive layer has a porous structure, the conductive adhesive layer preferably contains metal particles such as Au, Pt, Ag, Ti, Ni, Bi, Cu, Ga, In, Pb, It more preferably contains metal particles containing at least one metal selected from Sn and Zn, and most preferably contains metal particles containing a noble metal.
  • the noble metal include at least one metal selected from Au, Ag, Pt, Pd, Rh, Ir, Ru and Os.
  • the noble metal is Ag. is preferred.
  • the conductive adhesive layer preferably contains a metal particle sintered body, and more preferably contains a silver particle sintered body.
  • the adhesion between the electrode layer and the conductive substrate can be improved without impairing the electrical properties of the semiconductor element.
  • the conductive adhesive layer may be a single layer or multiple layers.
  • the thickness of the conductive adhesive layer is not particularly limited as long as the object of the present invention is not hindered.
  • the conductive adhesive layer is usually amorphous, but may contain subcomponents such as crystals.
  • the means for forming the conductive adhesive layer is not particularly limited, and may be a known coating means.
  • the conductive substrate has conductivity, is capable of supporting the semiconductor layer, and contains a first metal and a second metal having a Young's modulus larger than that of the first metal.
  • a first metal and a second metal having a Young's modulus larger than that of the first metal There is no particular limitation as long as the mass ratio of the second metal in the substrate is higher than the mass ratio of the first metal.
  • the first metal and/or the second metal is not particularly limited as long as it satisfies the conditions of the Young's modulus described above, as long as it does not hinder the object of the present invention.
  • Combinations of the first metal and the second metal in the conductive substrate include, for example, copper (Cu)-tungsten (W), copper (Cu)-molybdenum (Mo), lanthanum (La)-molybdenum (Mo) , Yttrium (Y) - Molybdenum (Mo), Rhenium (Re) - Molybdenum (Mo), Molybdenum (Mo) - Tungsten (W), Niobium (Nb) - Molybdenum (Mo), Tantalum (Ta) - Molybdenum (Mo) etc.
  • the first metal and/or the second metal is preferably at least one metal selected from Group 6 metals of the periodic table and Group 11 metals of the periodic table.
  • Group 6 metals of the periodic table include, for example, chromium (Cr), molybdenum (Mo), and tungsten (W).
  • Metals of Group 11 of the periodic table include, for example, copper (Cu), silver (Ag), and gold (Au).
  • the first metal is a metal of Group 11 of the periodic table (e.g., copper, etc.)
  • the second metal is a metal of Group 6 of the periodic table (e.g., molybdenum, etc.).
  • the conductive substrate contains molybdenum and copper
  • the conductive substrate is a Cu—Mo composite obtained by impregnating a molybdenum compact with copper. It is also preferable to use a substrate (hereinafter also simply referred to as “Cu—Mo composite substrate”).
  • the Young's modulus of the first metal is not particularly limited as long as it does not hinder the object of the present invention.
  • the Young's modulus of the first metal is usually, for example, 200 GPa or less, preferably, for example, 150 GPa or less.
  • the lower limit of the Young's modulus of the first metal is not particularly limited.
  • the Young's modulus of the first metal is preferably 100 GPa or higher.
  • the Young's modulus of the second metal is not particularly limited as long as it does not hinder the object of the present invention.
  • the Young's modulus of the second metal is preferably 300 GPa or more, for example.
  • the Young's modulus of the conductive substrate is preferably, for example, 200 GPa or more.
  • the mass ratio of the first metal and the second metal in the conductive substrate is not particularly limited as long as the object of the present invention is not hindered. In an embodiment of the present invention, it is preferable that the mass ratio of the second metal is 60 mass % or more.
  • the upper limit of the mass ratio of the second metal is also not particularly limited, but in the embodiment of the present invention, it is preferably 85% by mass or less, more preferably 70% by mass or less.
  • the mass ratio of the first metal in the conductive substrate is usually, for example, 40% by mass or less, preferably 30% by mass or less.
  • the lower limit of the mass ratio of the first metal is also not particularly limited.
  • the mass ratio of the first metal is 10% by mass or more and 15% by mass or more. By setting such a preferable ratio, deterioration at high temperatures can be reduced more satisfactorily while maintaining heat dissipation.
  • the conductive substrate may have a metal film on its surface.
  • the constituent metal of the metal film is selected from, for example, gallium, iron, indium, aluminum, copper, vanadium, titanium, chromium, rhodium, nickel, cobalt, zinc, magnesium, calcium, silicon, yttrium, strontium and barium. species or two or more metals, and the like.
  • the thickness of the conductive substrate is not particularly limited, it is preferable that the thickness is 200 ⁇ m or less, since it is possible to impart superior heat dissipation properties without impairing the electrical characteristics of the semiconductor element. In the embodiment of the present invention, even if the thickness of the conductive substrate is as thin as 200 ⁇ m or less, deterioration (cracks, etc.) of the semiconductor layer at high temperatures can be favorably reduced.
  • the area of the conductive substrate is not particularly limited, but in the embodiment of the present invention, it is preferably substantially the same as the area of the semiconductor layer.
  • substantially the same includes, for example, the case where the area of the conductive substrate and the area of the semiconductor layer are the same, and the ratio of the area of the conductive substrate to the area of the semiconductor layer is 0.9 to 1.0. Including those within the range of 4.
  • the conductive substrate has a first direction and a second direction perpendicular or substantially perpendicular to the first direction in a plane, and the conductive substrate It is preferable that the coefficient of linear expansion in the first direction and the coefficient of linear expansion in the second direction are the same or substantially the same.
  • FIG. 19 is a diagram schematically showing the top surface of the conductive substrate.
  • the conductive substrate 107 in FIG. 19 has a first direction (X direction in FIG. 19) and a second direction (Y direction in FIG. 19) perpendicular or substantially perpendicular to the first direction in its plane.
  • substantially perpendicular includes, for example, the case where the angle formed by the first direction and the second direction is 90° ⁇ 10°.
  • linear expansion coefficient refers to that measured according to JIS R 3102 (1995).
  • first linear expansion coefficient and the linear expansion coefficient in the second direction (hereinafter also referred to as “second linear expansion coefficient”) are “Substantially the same” means that the difference between the first coefficient of linear expansion and the second coefficient of linear expansion is 3.0 ppm/K or less. In an embodiment of the present invention, it is preferable that the difference between the first coefficient of linear expansion and the second coefficient of linear expansion is 2.0 ppm/K or less.
  • the first coefficient of linear expansion when the first coefficient of linear expansion is substantially the same as the second coefficient of linear expansion, the first coefficient of linear expansion is smaller than the second coefficient of linear expansion. is also preferred. With such a preferable configuration, even if there is a difference in coefficient of linear expansion between the conductive substrate and the semiconductor layer, the deterioration of the semiconductor layer at high temperatures can be reduced satisfactorily. can.
  • the conductive substrate has a top layer and a bottom layer each formed with a layer containing copper.
  • the conductive substrate it is possible to further improve the heat dissipation and mountability when the laminated structure is used in a semiconductor device.
  • the top layer and/or the bottom layer of the laminated structure contains a Group 11 metal of the periodic table, the bonding between the electrode layer and the conductive substrate is performed by the conductive adhesive layer. can also be performed without using, and the warpage and thermal resistance of the semiconductor element can be more effectively improved.
  • a copper-containing layer positioned on the outermost surface of the electrode layer on the side of the conductive substrate and a copper-containing layer positioned on the outermost surface of the laminated structure of the conductive substrate on the side of the electrode layer.
  • crystals of the crystalline semiconductor film may be regrown, or a different semiconductor layer, another electrode layer, or the like may be provided on the semiconductor layer. good too.
  • the laminated structure when used in a semiconductor element, it is preferable to further include another electrode layer on the surface of the semiconductor layer opposite to the surface on which the electrode layer is laminated.
  • another electrode layer on the surface of the semiconductor layer opposite to the surface on which the electrode layer is laminated.
  • the material of the other electrode is metal.
  • Suitable examples of the metal include at least one metal selected from Groups 8 to 13 of the periodic table.
  • the metals of Groups 8 to 10 of the periodic table include the metals exemplified as the metals of Groups 8 to 10 of the periodic table in the explanation of the electrode layer.
  • Examples of Group 11 metals of the periodic table include copper (Cu), silver (Ag), and gold (Au).
  • Examples of metals belonging to Group 12 of the periodic table include zinc (ZN) and cadmium (Cd).
  • Examples of metals belonging to Group 13 of the periodic table include aluminum (Al), gallium (Ga), and indium (In).
  • the other electrode layer preferably contains at least one metal selected from Group 11 and Group 13 metals of the periodic table, selected from silver, copper, gold and aluminum. More preferably, it contains at least one metal.
  • the layer thickness of the other electrode layer is not particularly limited, it is preferably 1 nm to 500 ⁇ m, more preferably 10 nm to 100 ⁇ m, and most preferably 0.5 ⁇ m to 10 ⁇ m.
  • the means for forming the other electrode layers is not particularly limited, and may be known means.
  • Specific examples of means for forming the electrode layer or the other electrode layer include a dry method and a wet method. Dry methods include, for example, sputtering, vacuum deposition, and CVD. Wet methods include, for example, screen printing and die coating.
  • the semiconductor element includes a horizontal element (horizontal device) in which an electrode is formed on one side of a semiconductor layer and current flows in a direction perpendicular to the film thickness direction of the semiconductor layer (horizontal device), and electrodes are formed on both front and back sides of the semiconductor layer.
  • horizontal device horizontal element
  • vertical device vertical device
  • the semiconductor device is suitable for both horizontal and vertical devices.
  • it is preferably used for a vertical device.
  • the semiconductor device examples include Schottky barrier diodes (SBD), metal semiconductor field effect transistors (MESFET), high electron mobility transistors (HEMT), metal oxide semiconductor field effect transistors (MOSFET), static induction transistors ( SIT), junction field effect transistor (JFET), insulated gate bipolar transistor (IGBT) or light emitting diode.
  • SBD Schottky barrier diodes
  • MOSFET metal semiconductor field effect transistors
  • HEMT high electron mobility transistors
  • MOSFET metal oxide semiconductor field effect transistors
  • SIT static induction transistors
  • JFET junction field effect transistor
  • IGBT insulated gate bipolar transistor
  • FIG. 4 shows an example of a Schottky barrier diode (SBD) according to the invention.
  • the SBD of FIG. 4 comprises an n ⁇ type semiconductor layer 101a, an n+ type semiconductor layer 101b, a conductive adhesion layer 106, a conductive substrate 107, a Schottky electrode 105a and an ohmic electrode 105b.
  • the materials of the Schottky electrode and the ohmic electrode may be known electrode materials.
  • the electrode materials include Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Metals such as Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), oxide Metal oxide conductive films such as zinc indium (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof.
  • Schottky electrodes and ohmic electrodes can be formed by known means such as vacuum deposition or sputtering.
  • the conductive substrate according to the above-described embodiment of the present invention is used as the conductive substrate 107 of FIG. That is, a conductive substrate is used that contains molybdenum and copper, and the mass ratio of molybdenum is greater than the mass ratio of copper.
  • a conductive substrate having such a preferable structure deterioration of the semiconductor layer at high temperatures can be reduced.
  • a structure corresponding to the semiconductor element shown in FIG. 4 was produced according to the above steps, and a heating test was conducted.
  • a conductive substrate (Cu: 40% by mass, Mo: 60% by mass) in which the mass ratio of the second metal (Mo) is higher than the mass ratio of the first metal (Cu)
  • a conductive substrate (Cu: 70% by mass, Mo: 30% by mass) in which the mass ratio of the first metal (Cu) is larger than the mass ratio of the second metal (Mo) as a conductive substrate
  • Each conductive substrate had a thickness of 200 ⁇ m.
  • an m-plane ⁇ -Ga 2 O 3 layer was used in both the examples and the comparative examples. Table 1 shows the crack generation rate after heating at 450° C.
  • FIG. 14 shows images of the surface of the semiconductor layer obtained by a crack inspection device (manufactured by Softworks Co., Ltd.) in Examples and Comparative Examples after heating.
  • FIG. 14(a) shows the results of the example
  • FIG. 14(b) shows the results of the comparative example.
  • the semiconductor layer (m-plane ⁇ -Ga 2 O 3 layer) used in the example has a coefficient of linear expansion in the first direction (X direction in FIG. 19) and a coefficient of linear expansion in the second direction (Y direction in FIG. 19). ), it was found that even in such a case, the deterioration of the semiconductor layer can be preferably reduced.
  • Example 1 and Comparative Example 1 the magnitude relationship between the linear expansion coefficient in the first direction and the linear expansion coefficient in the second direction of the semiconductor layer and the first linear expansion coefficient of the conductive substrate A laminate structure was produced with the coefficient of expansion and the second coefficient of linear expansion having the same size relationship.
  • Example 2 and Comparative Example 2 the magnitude relationship between the coefficient of linear expansion in the first direction and the coefficient of linear expansion in the second direction of the semiconductor layer and the coefficient of linear expansion of the conductive substrate and the coefficient of linear expansion in the second direction were compared.
  • FIG. 19 shows the result when a laminated structure was produced so that the linear expansion coefficient of 2 was reversed.
  • laminated structures were produced in the same manner as in Example 1 and Comparative Example 1, respectively, except that the conditions for the coefficient of linear expansion were changed.
  • 19(a) shows an image of the surface of the semiconductor layer of Example 2
  • FIG. 19(b) shows an image of the surface of the semiconductor layer of Comparative Example 2, respectively.
  • the crack generation rate of Example 2 is set to 1
  • the crack generation rate of Comparative Example 2 was 13.9.
  • the magnitude relationship of the anisotropy of the coefficient of linear expansion in the semiconductor layer, and the anisotropy in the coefficient of linear expansion of the conductive substrate Even if the magnitude relationship does not match between the first direction and the second direction, it is possible to satisfactorily reduce deterioration (such as cracks) of the semiconductor layer at high temperatures.
  • FIG. 5 shows an example of a Schottky barrier diode (SBD) according to the present invention.
  • the SBD of FIG. 5 further includes an insulator layer 104 in addition to the configuration of the SBD of FIG. More specifically, it comprises an n ⁇ type semiconductor layer 101a, an n+ type semiconductor layer 101b, a conductive adhesion layer 106, a conductive substrate 107, a Schottky electrode 105a, an ohmic electrode 105b, and an insulator layer 104.
  • Examples of the material of the insulator layer 104 include GaO, AlGaO, InAlGaO, AlInZnGaO4, AlN, Hf2O3, SiN, SiON, Al2O3, MgO, GdO, SiO2 or Si3N4. It preferably has a corundum structure. By using an insulator having a corundum structure for the insulator layer, it is possible to satisfactorily exhibit the function of semiconductor characteristics at the interface.
  • the insulator layer 104 is provided between the n ⁇ type semiconductor layer 101 and the Schottky electrode 105a.
  • the insulator layer can be formed by known means such as sputtering, vacuum deposition, or CVD.
  • the formation and materials of the Schottky electrode and the ohmic electrode are the same as in the case of the SBD shown in FIG.
  • Metals such as Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag or alloys thereof, metal oxide conductive films such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or Electrodes can be formed from mixtures of these and the like.
  • the SBD in FIG. 5 has even better insulation characteristics and higher current controllability than the SBD in FIG. 5
  • FIG. 6 shows an example in which the semiconductor element of the present invention is a MOSFET.
  • the MOSFET in FIG. 6 is a trench MOSFET, and includes an n ⁇ type semiconductor layer 131a, n+ type semiconductor layers 131b and 131c, a conductive adhesive layer 136, a conductive substrate 137, a gate insulating film 134, a gate electrode 135a, and a source electrode. 135b and a drain electrode 135c.
  • a drain electrode 135 c is formed on the conductive adhesive layer 136 .
  • an n+ type semiconductor layer 131c is formed on the n ⁇ type semiconductor layer 131a, and a source electrode 135b is formed on the n+ type semiconductor layer 131c.
  • n ⁇ type semiconductor layer 131a and the n+ type semiconductor layer 131c a plurality of trench grooves having a depth penetrating the n+ type semiconductor layer 131c and reaching halfway through the n ⁇ type semiconductor layer 131a are formed. It is A gate electrode 135a is embedded in the trench through a gate insulating film 134 having a thickness of, for example, 10 nm to 1 ⁇ m.
  • the n-type A channel layer is formed on the side surface of the semiconductor layer 131a, and electrons are injected into the n-type semiconductor layer and turned on.
  • the voltage of the gate electrode is set to 0V, no channel layer is formed and the n ⁇ type semiconductor layer 131a is filled with a depletion layer, resulting in turn-off.
  • FIG. 7 shows part of the manufacturing process of the MOSFET of FIG.
  • an etching mask is provided in a predetermined region of the n ⁇ type semiconductor layer 131a and the n + type semiconductor layer 131c.
  • Anisotropic etching is performed by an etching method or the like to form a trench having a depth reaching from the surface of the n+ type semiconductor layer 131c to the middle of the n ⁇ type semiconductor layer 131a, as shown in FIG. 7B. .
  • a gate having a thickness of, for example, 50 nm to 1 ⁇ m is formed on the side and bottom surfaces of the trench groove using known means such as thermal oxidation, vacuum deposition, sputtering, and CVD.
  • a gate electrode material such as polysilicon is formed in the trench to a thickness equal to or less than the thickness of the n-type semiconductor layer by using the CVD method, the vacuum deposition method, the sputtering method, or the like.
  • a source electrode 135b is formed on the n + -type semiconductor layer 131c, and a drain electrode 135c is formed on the n + -type semiconductor layer 131b using known means such as a vacuum deposition method, a sputtering method, and a CVD method.
  • a power MOSFET can be manufactured.
  • the electrode materials of the source electrode and the drain electrode may be known electrode materials, and the electrode materials include, for example, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), metal oxide conductive films such as indium zinc oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof.
  • the electrode materials include, for example, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), metal oxide conductive films
  • FIG. 6 shows an example of a trench-type vertical MOSFET
  • the embodiments of the present invention are not limited to this, and can be applied to various MOSFET forms.
  • the depth of the trench shown in FIG. 6 may be dug down to the bottom surface of the n ⁇ type semiconductor layer 131a to reduce the series resistance.
  • FIG. 8 shows an example in which the semiconductor element of the present invention is SIT.
  • the SIT of FIG. 8 comprises an n ⁇ type semiconductor layer 141a, n+ type semiconductor layers 141b and 141c, a conductive adhesion layer 146, a conductive substrate 147, a gate electrode 145a, a source electrode 145b and a drain electrode 145c.
  • a conductive support layer 147 having a thickness of, for example, 100 nm to 100 ⁇ m is formed on the drain electrode 145c, and a conductive adhesive layer 146 having a thickness of, for example, 50 nm to 50 ⁇ m is formed on the conductive support layer 147.
  • an n + -type semiconductor layer 141b having a thickness of, for example, 100 nm to 100 ⁇ m is formed on the conductive adhesive layer 146, and an n ⁇ type semiconductor layer having a thickness of, for example, 100 nm to 100 ⁇ m is formed on the n + -type semiconductor layer 141b.
  • a layer 141a is formed.
  • an n+ type semiconductor layer 141c is formed on the n ⁇ type semiconductor layer 141a, and a source electrode 145b is formed on the n+ type semiconductor layer 141c.
  • n ⁇ type semiconductor layer 141a a plurality of trench grooves having a depth that penetrates the n+ semiconductor layer 131c and reaches a depth halfway through the n ⁇ semiconductor layer 131a are formed.
  • a gate electrode 145a is formed on the n ⁇ type semiconductor layer in the trench.
  • the ON state of the SIT in FIG. 8 when a voltage is applied between the source electrode 145b and the drain electrode 145c and a positive voltage is applied to the gate electrode 145a with respect to the source electrode 145b, the n-type A channel layer is formed in the semiconductor layer 141a, and electrons are injected into the n-type semiconductor layer and turned on.
  • the OFF state when the voltage of the gate electrode is set to 0V, no channel layer is formed and the n ⁇ type semiconductor layer is filled with a depletion layer, resulting in turn-off.
  • the SIT in FIG. 8 can be manufactured in the same manner as the MOSFET in FIG. More specifically, for example, an etching mask is provided in predetermined regions of the n ⁇ type semiconductor layer 141a and the n+ type semiconductor layer 141c, and anisotropic etching is performed by, for example, a reactive ion etching method using the etching mask as a mask. to form a trench having a depth reaching halfway through the n ⁇ type semiconductor layer from the surface of the n+ type semiconductor layer 141c.
  • a gate electrode material such as polysilicon is formed in the trench by CVD, vacuum deposition, sputtering, or the like to a thickness equal to or less than the thickness of the n-type semiconductor layer.
  • the source electrode 145b is formed on the n + -type semiconductor layer 141c
  • the drain electrode 145c is formed on the n + -type semiconductor layer 141b. SIT can be manufactured.
  • the electrode materials of the source electrode and the drain electrode may be known electrode materials, and the electrode materials include, for example, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), metal oxide conductive films such as indium zinc oxide (IZO), organic conductive compounds such as polyaniline, polythiophene or polypyrrole, or mixtures thereof.
  • the electrode materials include, for example, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti , Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd or Ag or alloys thereof, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO ), metal oxide conductive films
  • the embodiment of the present invention is not limited to this, and a p-type semiconductor may be used. Examples using a p-type semiconductor are shown in FIGS. These semiconductor devices can be manufactured in the same manner as in the above examples.
  • the p-type semiconductor may be the same material as the n-type semiconductor and may contain a p-type dopant, or may be a different p-type semiconductor.
  • the semiconductor element is particularly useful for power devices.
  • Examples of the semiconductor element include diodes (e.g., PN diodes, Schottky barrier diodes, junction barrier Schottky diodes, etc.) and transistors (e.g., MESFETs, etc.). (SBD) is more preferred.
  • the semiconductor element according to the embodiment of the present invention is preferably used as a semiconductor device by being bonded to a lead frame, a circuit board, a heat dissipation board, or the like by a bonding member according to a conventional method. , an inverter or a converter, and further, for example, a semiconductor system using a power supply device.
  • a preferred example of the semiconductor device is shown in FIG. In the semiconductor device of FIG. 13, both surfaces of a semiconductor element 500 are joined to lead frames, circuit boards, or heat dissipation boards 502 by solders 501 respectively. By configuring in this way, a semiconductor device having excellent heat dissipation can be obtained.
  • the periphery of the joining member such as solder is sealed with resin.
  • the semiconductor element or semiconductor device of the present invention described above can be applied to a power conversion device such as an inverter or a converter in order to exhibit the functions described above. More specifically, it can be applied as diodes built into inverters and converters, switching elements such as thyristors, power transistors, IGBTs (Insulated Gate Bipolar Transistors), MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors), and the like. can.
  • FIG. 15 is a block configuration diagram showing an example of a control system using a semiconductor element or semiconductor device according to an embodiment of the present invention
  • FIG. 16 is a circuit diagram of the same control system. It is a control system suitable for installation.
  • the control system 500 has a battery (power source) 501, a boost converter 502, a step-down converter 503, an inverter 504, a motor (driven object) 505, and a drive control section 506, which are mounted on an electric vehicle.
  • the battery 501 is composed of a storage battery such as a nickel-metal hydride battery or a lithium-ion battery, and stores electric power by charging at a power supply station or regenerative energy during deceleration, and is necessary for the operation of the running system and electrical system of the electric vehicle. DC voltage can be output.
  • the boost converter 502 is, for example, a voltage conversion device equipped with a chopper circuit, and boosts the DC voltage of, for example, 200 V supplied from the battery 501 to, for example, 650 V by the switching operation of the chopper circuit, and outputs it to a running system such as a motor. be able to.
  • the step-down converter 503 is also a voltage converter equipped with a chopper circuit. It can be output to the electrical system including
  • the inverter 504 converts the DC voltage supplied from the boost converter 502 into a three-phase AC voltage by switching operation, and outputs the three-phase AC voltage to the motor 505 .
  • a motor 505 is a three-phase AC motor that constitutes the driving system of the electric vehicle, and is rotationally driven by the three-phase AC voltage output from the inverter 504. The rotational driving force is transmitted to the wheels of the electric vehicle via a transmission or the like (not shown). to
  • various sensors are used to measure actual values such as the number of revolutions and torque of the wheels and the amount of depression of the accelerator pedal (acceleration amount) from the running electric vehicle. is entered.
  • the output voltage value of inverter 504 is also input to drive control section 506 .
  • the drive control unit 506 has the function of a controller equipped with a calculation unit such as a CPU (Central Processing Unit) and a data storage unit such as a memory. By outputting it as a feedback signal, the switching operation of the switching element is controlled.
  • the AC voltage applied to the motor 505 by the inverter 504 is corrected instantaneously, so that the operation control of the electric vehicle can be accurately executed, and safe and comfortable operation of the electric vehicle is realized. It is also possible to control the output voltage to the inverter 504 by giving the feedback signal from the drive control unit 506 to the boost converter 502 .
  • FIG. 16 shows a circuit configuration excluding the step-down converter 503 in FIG. 15, that is, only a configuration for driving the motor 505.
  • the semiconductor device of the present invention is employed as a Schottky barrier diode in a boost converter 502 and an inverter 504 for switching control.
  • Boost converter 502 is incorporated in a chopper circuit to perform chopper control
  • inverter 504 is incorporated in a switching circuit including IGBTs to perform switching control.
  • An inductor (such as a coil) is interposed in the output of the battery 501 to stabilize the current. It is stabilizing the voltage.
  • the driving control unit 506 is provided with an operation unit 507 made up of a CPU (Central Processing Unit) and a storage unit 508 made up of a non-volatile memory.
  • the signal input to the drive control unit 506 is given to the calculation unit 507, and a feedback signal for each semiconductor element is generated by performing necessary calculations.
  • the storage unit 508 temporarily holds the calculation result by the calculation unit 507, accumulates physical constants and functions required for drive control in the form of a table, and outputs them to the calculation unit 507 as appropriate.
  • the calculation unit 507 and the storage unit 508 can employ known configurations, and their processing capabilities can be arbitrarily selected.
  • diodes and switching elements such as thyristors, power transistors, IGBTs, MOSFETs, etc. are used for the switching operations of the boost converter 502, the step-down converter 503, and the inverter 504.
  • gallium oxide (Ga 2 O 3 ) especially corundum-type gallium oxide ( ⁇ -Ga 2 O 3 ), as the material for these semiconductor elements, the switching characteristics are greatly improved. Furthermore, by applying the semiconductor device or the like according to the present invention, extremely good switching characteristics can be expected, and further miniaturization and cost reduction of the control system 500 can be realized.
  • each of the boost converter 502, the step-down converter 503, and the inverter 504 can expect the effects of the present invention.
  • the effect of the present invention can be expected in any of the above.
  • the control system 500 described above can apply the semiconductor device of the present invention not only to the control system of an electric vehicle, but also to a control system for various purposes such as stepping up or stepping down power from a DC power supply or converting power from DC to AC. can be applied to It is also possible to use a power source such as a solar cell as the battery.
  • FIG. 17 is a block configuration diagram showing another example of a control system employing a semiconductor element or semiconductor device according to an embodiment of the present invention
  • FIG. 18 is a circuit diagram of the same control system, which operates on power from an AC power supply. It is a control system that is suitable for installation in infrastructure equipment and home appliances, etc.
  • a control system 600 receives power supplied from an external, for example, a three-phase AC power source (power source) 601, and includes an AC/DC converter 602, an inverter 604, a motor (to be driven) 605, It has a drive control unit 606, which can be mounted on various devices (described later).
  • the three-phase AC power supply 601 is, for example, a power generation facility of an electric power company (a thermal power plant, a hydroelectric power plant, a geothermal power plant, a nuclear power plant, etc.), and its output is stepped down via a substation and supplied as an AC voltage. be.
  • the AC/DC converter 602 is a voltage conversion device that converts AC voltage into DC voltage, and converts AC voltage of 100V or 200V supplied from the three-phase AC power supply 601 into a predetermined DC voltage. Specifically, the voltage is converted into a generally used desired DC voltage such as 3.3V, 5V, or 12V. When the object to be driven is a motor, conversion to 12V is performed.
  • a single-phase AC power supply may be used instead of the three-phase AC power supply. In that case, the same system configuration can be achieved by using a single-phase input AC/DC converter.
  • the inverter 604 converts the DC voltage supplied from the AC/DC converter 602 into a three-phase AC voltage by switching operation, and outputs the three-phase AC voltage to the motor 605 .
  • the form of the motor 604 differs depending on the object to be controlled. When the object to be controlled is a train, the motor 604 drives the wheels. It is a three-phase AC motor, and is rotationally driven by a three-phase AC voltage output from an inverter 604, and transmits its rotational driving force to a drive target (not shown).
  • the control system 600 does not require the inverter 604, and as shown in FIG. 17, the DC voltage is supplied from the AC/DC converter 602 to the driven object.
  • a personal computer is supplied with a DC voltage of 3.3V
  • an LED lighting device is supplied with a DC voltage of 5V.
  • various sensors are used to measure actual values such as the rotation speed and torque of the driven object, or the temperature and flow rate of the surrounding environment of the driven object, and these measurement signals are input to the drive control unit 606.
  • the output voltage value of inverter 604 is also input to drive control section 606 .
  • drive control section 606 gives a feedback signal to inverter 604 to control the switching operation of the switching element.
  • the AC voltage applied to the motor 605 by the inverter 604 is corrected instantaneously, so that the operation control of the object to be driven can be accurately executed, and the object to be driven can be operated stably.
  • FIG. 18 shows the circuit configuration of FIG.
  • the semiconductor device of the present invention is employed as a Schottky barrier diode in an AC/DC converter 602 and an inverter 604 for switching control.
  • the AC/DC converter 602 uses, for example, a Schottky barrier diode circuit configured in a bridge shape, and performs DC conversion by converting and rectifying the negative voltage component of the input voltage into a positive voltage.
  • the inverter 604 is incorporated in the switching circuit in the IGBT to perform switching control.
  • An inductor (such as a coil) is interposed between the three-phase AC power supply 601 and the AC/DC converter 602 to stabilize the current. etc.) to stabilize the voltage.
  • the driving control unit 606 is provided with an operation unit 607 made up of a CPU and a storage unit 608 made up of a non-volatile memory.
  • a signal input to the drive control unit 606 is supplied to the calculation unit 607, and a feedback signal for each semiconductor element is generated by performing necessary calculations.
  • the storage unit 608 also temporarily stores the results of calculations by the calculation unit 607, accumulates physical constants and functions necessary for drive control in the form of a table, and outputs them to the calculation unit 607 as appropriate.
  • the calculation unit 607 and the storage unit 608 can employ known configurations, and their processing capabilities can be arbitrarily selected.
  • the rectifying operation and switching operation of the AC/DC converter 602 and the inverter 604 are performed by diodes, switching elements such as thyristors and power transistors. , IGBT, MOSFET, etc. are used. Switching characteristics are improved by using gallium oxide (Ga 2 O 3 ), particularly corundum type gallium oxide ( ⁇ -Ga 2 O 3 ), as the material for these semiconductor elements. Furthermore, by applying the semiconductor elements and semiconductor devices according to the present invention, extremely good switching characteristics can be expected, and further miniaturization and cost reduction of the control system 600 can be realized. That is, the AC/DC converter 602 and the inverter 604 can each be expected to have the effect of the present invention. can be expected.
  • FIGS. 17 and 18 exemplify the motor 605 as an object to be driven
  • the object to be driven is not necessarily limited to those that operate mechanically, and can be many devices that require AC voltage.
  • the control system 600 as long as the drive object is driven by inputting power from an AC power supply, it can be applied to infrastructure equipment (for example, power equipment such as buildings and factories, communication equipment, traffic control equipment, water and sewage treatment). Equipment, system equipment, labor-saving equipment, trains, etc.) and home appliances (e.g., refrigerators, washing machines, personal computers, LED lighting equipment, video equipment, audio equipment, etc.). can.
  • infrastructure equipment for example, power equipment such as buildings and factories, communication equipment, traffic control equipment, water and sewage treatment.
  • home appliances e.g., refrigerators, washing machines, personal computers, LED lighting equipment, video equipment, audio equipment, etc.
  • the semiconductor device of the present invention can be used in all fields such as semiconductors (for example, compound semiconductor electronic devices), electronic parts/electrical equipment parts, optical/electrophotographic equipment, and industrial materials, but it is particularly useful for power devices. be.
  • semiconductors for example, compound semiconductor electronic devices
  • electronic parts/electrical equipment parts for example, electronic parts/electrical equipment parts
  • optical/electrophotographic equipment for example, optical/electrophotographic equipment
  • industrial materials but it is particularly useful for power devices. be.

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Abstract

特にパワーデバイスに有用な、高温時の劣化が低減された積層構造体、半導体素子および半導体装置を提供する。 結晶性酸化物半導体を主成分として含む半導体層と、該半導体層上に積層されている導電性基板とを少なくとも備える積層構造体であって、前記導電性基板が、第１の金属と、該第１の金属よりもヤング率の大きい第２の金属とを少なくとも含み、前記導電性基板中の前記第２の金属の質量比率が前記第１の金属の質量比率よりも大きい積層構造体。

Description

積層構造体、半導体素子および半導体装置
　本発明は、パワーデバイス等として有用な積層構造体、半導体素子および半導体装置に関する。
　高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。しかも、広いバンドギャップからＬＥＤやセンサ等の受発光装置としての応用も期待されている。当該酸化ガリウムは特許文献１によると、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶とすることによりバンドギャップ制御することが可能であり、ＩｎＡｌＧａＯ系半導体として極めて魅力的な材料系統を構成している。ここでＩｎＡｌＧａＯ系半導体とはＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５～２．５）を示し、酸化ガリウムを内包する同一材料系統として俯瞰することができる。
　特許文献２には、成膜用下地基板上に作製したα－Ｇａ２Ｏ３又はα－Ｇａ２Ｏ３系固溶体で構成されるコランダム型結晶構造を有する半導体膜をＣｕ－Ｍｏ複合材料で構成される基板に転載してもよい旨記載されている。また、特許文献３には、β－Ｇａ２Ｏ３膜の支持基板の材料として、Ａｌ等の金属、ＡｌＮ、ＳｉＮ、ＧａＮ等の窒化物、ＳｉＯ２、Ａｌ２Ｏ３等の酸化物、ＳｉＣ、Ｓｉ、ＧａＡｓ、ダイヤモンドが記載されている。しかしながら、このように半導体膜と支持基板としての異種基板との積層構造体においては、特にパワーデバイス等に適用する場合や製造工程における加熱において、高温時の反りや応力によるクラック等に起因する劣化の問題があった。
特許第５３４３２２４号公報 特許第６７８４８７０号公報 特開２０１９－１２８３６号公報
　本発明は、高温時の劣化が低減された積層構造体、半導体素子および半導体装置を提供することを目的の一つとする。
　本発明者らは、上記目的を達成すべく鋭意検討した結果、結晶性酸化物半導体を主成分として含む半導体層と、該半導体層上に積層されている導電性基板とを少なくとも備える積層構造体であって、前記導電性基板が、第１の金属と、該第１の金属よりもヤング率の大きい第２の金属とを少なくとも含み、前記導電性基板中の前記第２の金属の質量比率が前記第１の金属の質量比率よりも大きいことを特徴とする積層構造体によれば、高温時の劣化を低減することができ、上記した従来の問題を解決できることを見出した。また、上記した積層構造体が、特にパワーデバイス等の半導体素子および半導体装置に有用なものであることを見出した。
　また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
　すなわち、本発明は、以下の発明に関する。
［１］　結晶性酸化物半導体を主成分として含む半導体層と、該半導体層上に積層されている導電性基板とを少なくとも備える積層構造体であって、
　前記導電性基板が、第１の金属と、該第１の金属よりもヤング率の大きい第２の金属とを少なくとも含み、前記導電性基板中の前記第２の金属の質量比率が前記第１の金属の質量比率よりも大きいことを特徴とする積層構造体。
［２］　前記第１の金属のヤング率が、１５０ＧＰａ以下である前記［１］記載の積層構造体。
［３］　前記第２の金属のヤング率が、３００ＧＰａ以上である前記［１］または［２］に記載の積層構造体。
［４］　前記導電性基板のヤング率が、２００ＧＰａ以上である前記［１］～［３］のいずれかに記載の積層構造体。
［５］　前記第１の金属が、周期律表第１１族金属である前記［１］～［４］のいずれかに記載の積層構造体。
［６］　前記第２の金属が、周期律表第６族金属である前記［１］～［５］のいずれかに記載の積層構造体。
［７］　前記導電性基板中の前記第２の金属の質量比率が６０質量％以上である前記［１］～［６］のいずれかに記載の積層構造体。
［８］　前記結晶性酸化物半導体が、アルミニウム、インジウムおよびガリウムから選ばれる少なくとも１種の金属を含む前記［１］～［７］のいずれかに記載の積層構造体。
［９］　前記結晶性酸化物半導体が、ガリウムを少なくとも含む前記［１］～［８］のいずれかに記載の積層構造体。
［１０］　前記導電性基板の厚みが、２００μｍ以下である前記［１］～［９］のいずれかに記載の積層構造体。
［１１］　前記［１］～［１０］のいずれかに記載の積層構造体と、電極とを少なくとも備えることを特徴とする半導体素子。
［１２］　少なくとも半導体素子がリードフレーム、回路基板または放熱基板と接合部材によって接合されて構成される半導体装置であって、前記半導体素子が、前記［１１］記載の半導体素子であることを特徴とする半導体装置。
［１３］　前記［１２］記載の半導体装置を用いた電力変換装置。
［１４］　前記［１２］記載の半導体装置を用いた制御システム。
　本発明の積層構造体、半導体素子および半導体装置は、高温時の劣化が低減されている。
本発明の実施態様において用いられる積層体の一例を示す図である。 本発明の実施態様において用いられる貼り合せ積層体の一例を示す図である。 本発明の実施態様において用いられる半導体構造の一例を示す図である。 本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一態様を模式的に示す図である。 本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一態様を模式的に示す図である。 本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。 図６の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造工程の一部を説明するための模式図である。 本発明の静電誘導トランジスタ（ＳＩＴ）の好適な一例を模式的に示す図である。 本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。 本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。 本発明の接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を模式的に示す図である。 本発明の実施例で用いたミストＣＶＤ装置の構成図である。 半導体装置の好適な一例を模式的に示す図である。 実施例および比較例における加熱後の半導体層表面の画像である。 本発明の実施態様にかかる半導体装置を採用した制御システムの一例を示すブロック構成図である。 本発明の実施態様にかかる半導体装置を採用した制御システムの一例を示す回路図である。 本発明の実施態様にかかる半導体装置を採用した制御システムの一例を示すブロック構成図である。 本発明の実施態様にかかる半導体装置を採用した制御システムの一例を示す回路図である。 本発明の実施態様にかかる導電性基板の上面を模式的に示す図である。 実施例および比較例における加熱後の半導体層表面の画像である。
　本発明の積層構造体は、結晶性酸化物半導体を主成分として含む半導体層と、該半導体層上に積層されている導電性基板とを少なくとも備える積層構造体であって、前記導電性基板が、第１の金属と、該第１の金属よりもヤング率の大きい第２の金属とを少なくとも含み、前記導電性基板中の前記第２の金属の質量比率が前記第１の金属の質量比率よりも大きいことを特長とする。
　本発明の実施態様においては、例えば、（１）下地基板上に、直接または他の層を介して、前記半導体層を積層し、（２）前記半導体層上に所望により電極層を形成した後、（３）前記電極層層上または前記半導体層上に所望により導電性接着層を介して、前記導電性基板を積層し、公知の手段を用いて、前記下地基板を除去することを含む製造方法により、前記積層構造体を好適に製造することができる。以下、前記積層構造体を製造する主要な工程（１）～（３）を例に本発明の実施形態について図面を用いてより詳細に説明する。
　工程（１）では、下地基板上に、直接または他の層を介して、前記半導体層を積層する。工程（１）によって、例えば、図１に示すような積層体を得ることができる。図１に示す積層体は、下地基板１０８上に半導体層１０１が積層されている。本発明では、工程（１）で得られた結晶性半導体膜１０１を、前記半導体層（以下、「半導体膜」ともいう。）として用いることができる。以下、工程（１）につき、説明する。
（下地基板）
　前記下地基板は、板状であって、前記半導体膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、金属基板や導電性基板であってもよいが、前記下地基板が、絶縁体基板であるのが好ましく、また、表面に金属膜を有する基板であるのも好ましい。前記下地基板としては、例えば、コランダム構造を有する基板材料を主成分として含む下地基板、またはβ－ガリア構造を有する基板材料を主成分として含む下地基板、六方晶構造を有する基板材料を主成分として含む下地基板などが挙げられる。ここで、「主成分」とは、前記特定の結晶構造を有する基板材料が、原子比で、基板材料の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよい。
　基板材料は、本発明の目的を阻害しない限り、特に限定されず、公知のものであってよい。前記のコランダム構造を有する基板材料としては、例えば、α－Ａｌ２Ｏ３（サファイア基板）またはα－Ｇａ２Ｏ３が好適に挙げられ、ａ面サファイア基板、ｍ面サファイア基板、ｒ面サファイア基板、ｃ面サファイア基板や、α型酸化ガリウム基板（ａ面、ｍ面またはｒ面）などがより好適な例として挙げられる。β－ガリア構造を有する基板材料を主成分とする下地基板としては、例えばβ－Ｇａ２Ｏ３基板、又はＧａ２Ｏ３とＡｌ２Ｏ３とを含みＡｌ２Ｏ３が０ｗｔ％より多くかつ６０ｗｔ％以下である混晶体基板などが挙げられる。また、六方晶構造を有する基板材料を主成分とする下地基板としては、例えば、ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板などが挙げられる。
　前記半導体層は、結晶性酸化物半導体を主成分として含むものであれば、特に限定されない。前記結晶性酸化物半導体の結晶構造も、本発明の目的を阻害しない限り、特に限定されない。前記結晶性酸化物半導体の結晶構造としては、例えば、コランダム構造、β－ガリア構造、六方晶構造（例えば、ε型構造等）、直方晶構造（例えばκ型構造等）、立方晶構造、または正方晶構造等が挙げられる。本発明の実施態様においては、前記結晶性酸化物半導体が、コランダム構造、β－ガリア構造または六方晶構造（例えば、ε型構造等）を有するのが好ましく、コランダム構造を有するのがより好ましい。前記結晶性酸化物半導体としては、例えば、アルミニウム、ガリウム、インジウム、鉄、クロム、バナジウム、チタン、ロジウム、ニッケル、コバルトおよびイリジウムから選ばれる１種または２種以上の金属を含む金属酸化物などがあげられる。本発明の実施態様においては、前記酸化物半導体が、アルミニウム、インジウムおよびガリウムから選ばれる１少なくとも１種の金属を含有するのが好ましく、少なくともガリウムを含むのがより好ましく、α－Ｇａ２Ｏ３またはその混晶であるのが最も好ましい。なお、「主成分」とは、前記半導体層中に含まれる全ての金属元素中におけるガリウムの原子比が０．５以上の割合で、前記半導体層中に前記結晶性酸化物半導体が含まれていることをいう。本発明の実施態様においては、前記半導体層中の全ての金属元素中のガリウムの原子比が０．７以上であるのが好ましく、０．９以上であるのがより好ましい。また、前記半導体層の厚さは、特に限定されず、１μｍ以下であってもよいし、１μｍ以上であってもよいが、本発明の実施態様においては、１μｍ以上であるのが好ましい。
　また、前記半導体層の厚さの上限は、本発明の目的を阻害しない限り特に限定されないが、好ましくは、３０μｍ以下である。前記半導体層の表面積は特に限定されず、１ｍｍ２以上であってもよいし、１ｍｍ２以下であってもよいが、１０ｍｍ２～３００ｃｍ２であるのが好ましく、１０ｍｍ２～１００ｃｍ２であるのがより好ましい。また、前記半導体層は、通常、単結晶であるが、多結晶であってもよい。また、前記半導体層は、少なくとも第１の半導体層と第２の半導体層とを含む多層膜であって、第１の半導体層上にショットキー電極が設けられる場合には、第１の半導体層のキャリア密度が、第２の半導体層のキャリア密度よりも小さい多層膜であるのも好ましい。なお、この場合、第２の半導体層には、通常、ドーパントが含まれており、前記半導体層のキャリア密度は、ドーピング量を調節することにより、適宜設定することができる。
　前記半導体層は、ドーパントが含まれているのが好ましい。前記ドーパントは、特に限定されず、公知のものであってよい。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のｎ型ドーパント、またはマグネシウム、カルシウム、亜鉛等のｐ型ドーパントなどが挙げられる。本発明の実施態様においては、前記ｎ型ドーパントが、Ｓｎ、ＧｅまたはＳｉであるのが好ましい。ドーパントの含有量は、前記半導体層の組成中、０．００００１原子％以上であるのが好ましく、０．００００１原子％～２０原子％であるのがより好ましく、０．００００１原子％～１０原子％であるのが最も好ましい。より具体的には、ドーパントの濃度は、通常、約１×１０１６／ｃｍ３～１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよい。また、さらに、本発明によれば、ドーパントを約１×１０１９／ｃｍ３以上の高濃度で含有させてもよい。本発明の実施態様においては、１×１０１７／ｃｍ３以上のキャリア濃度で含有させるのが好ましい。
　前記半導体層は、公知の手段を用いて形成されてよい。前記半導体層の形成手段としては、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＯＶＰＥ法、ミストＣＶＤ法、ミスト・エピタキシー法、ＭＢＥ法、ＨＶＰＥ法、パルス成長法またはＡＬＤ法などが挙げられる。本発明の実施態様においては、前記半導体層の形成手段が、ミストＣＶＤ法またはミスト・エピタキシー法であるのが好ましい。前記のミストＣＶＤ法またはミスト・エピタキシー法では、例えば図１２に示すミストＣＶＤ装置を用いて、原料溶液を霧化し（霧化工程）、液滴を浮遊させ、霧化後、得られた霧化液滴をキャリアガスでもって基体上まで搬送し（搬送工程）、ついで、成膜室内で前記霧化液滴を熱反応させることによって、基体上に結晶性酸化物半導体を主成分として含む半導体膜を積層する（成膜工程）ことにより前記半導体層を形成する。
（霧化工程）
　霧化工程は、前記原料溶液を霧化する。前記原料溶液の霧化手段は、前記原料溶液を霧化できさえすれば特に限定されず、公知の手段であってよいが、本発明の実施態様においては、超音波を用いる霧化手段が好ましい。超音波を用いて得られた霧化液滴は、初速度がゼロであり、空中に浮遊するので好ましく、例えば、スプレーのように吹き付けるのではなく、空間に浮遊してガスとして搬送することが可能なミストであるので衝突エネルギーによる損傷がないため、非常に好適である。液滴サイズは、特に限定されず、数ｍｍ程度の液滴であってもよいが、好ましくは５０μｍ以下であり、より好ましくは１００ｎｍ～１０μｍである。
（原料溶液）
　前記原料溶液は、霧化または液滴化が可能であり、半導体膜を形成可能な原料を含んでいれば特に限定されず、無機材料であっても、有機材料であってもよい。本発明の実施態様においては、前記原料が、金属または金属化合物であるのが好ましく、アルミニウム、ガリウム、インジウム、鉄、クロム、バナジウム、チタン、ロジウム、ニッケル、コバルトおよびイリジウムから選ばれる１種または２種以上の金属を含むのがより好ましい。
　本発明の実施態様においては、前記原料溶液として、前記金属を錯体または塩の形態で有機溶媒または水に溶解または分散させたものを好適に用いることができる。錯体の形態としては、例えば、アセチルアセトナート錯体、カルボニル錯体、アンミン錯体、ヒドリド錯体などが挙げられる。塩の形態としては、例えば、有機金属塩（例えば金属酢酸塩、金属シュウ酸塩、金属クエン酸塩等）、硫化金属塩、硝化金属塩、リン酸化金属塩、ハロゲン化金属塩（例えば塩化金属塩、臭化金属塩、ヨウ化金属塩等）などが挙げられる。
　また、前記原料溶液には、ハロゲン化水素酸や酸化剤等の添加剤を混合するのが好ましい。前記ハロゲン化水素酸としては、例えば、臭化水素酸、塩酸、ヨウ化水素酸などが挙げられるが、中でも、異常粒の発生をより効率的に抑制できるとの理由から、臭化水素酸またはヨウ化水素酸が好ましい。前記酸化剤としては、例えば、過酸化水素（Ｈ２Ｏ２）、過酸化ナトリウム（Ｎａ２Ｏ２）、過酸化バリウム（ＢａＯ２）、過酸化ベンゾイル（Ｃ６Ｈ５ＣＯ）２Ｏ２等の過酸化物、次亜塩素酸（ＨＣｌＯ）、過塩素酸、硝酸、オゾン水、過酢酸やニトロベンゼン等の有機過酸化物などが挙げられる。
　前記原料溶液には、ドーパントが含まれていてもよい。原料溶液にドーパントを含ませることで、ドーピングを良好に行うことができる。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のｎ型ドーパント、またはＭｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｉ、Ｐｂ、Ｎ、もしくはＰ等のｐ型ドーパントなどが挙げられる。前記ドーパントの含有量は、所望のキャリア密度に対するドーパントの原料中の濃度の関係を示す検量線を用いることにより適宜設定される。
　原料溶液の溶媒は、特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明の実施態様においては、前記溶媒が水を含むのが好ましい。
（搬送工程）
　搬送工程では、キャリアガスでもって前記霧化液滴を成膜室内に搬送する。前記キャリアガスとしては、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、窒素やアルゴン等の不活性ガス、または水素ガスやフォーミングガス等の還元ガスなどが好適な例として挙げられる。また、キャリアガスの種類は１種類であってよいが、２種類以上であってもよく、流量を下げた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、０．０１～２０Ｌ／分であるのが好ましく、１～１０Ｌ／分であるのがより好ましい。希釈ガスの場合には、希釈ガスの流量が、０．００１～５Ｌ／分であるのが好ましく、０．１～３Ｌ／分であるのがより好ましい。
（成膜工程）
　成膜工程では、成膜室内で前記霧化液滴を熱反応させることによって、基体上に、前記半導体膜を成膜する。熱反応は、熱でもって前記霧化液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、溶媒の蒸発温度以上の温度で行うが、高すぎない温度（例えば１０００℃）以下が好ましく、６５０℃以下がより好ましく、３００℃～６５０℃が最も好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下（例えば、不活性ガス雰囲気下等）、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよいが、不活性ガス雰囲気下または酸素雰囲気下で行われるのが好ましい。また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明の実施態様においては、大気圧下で行われるのが好ましい。なお、膜厚は、成膜時間を調整することにより、設定することができる。
　本発明の実施態様においては、前記成膜工程の後、アニール処理を行ってもよい。アニールの処理温度は、本発明の目的を阻害しない限り特に限定されず、通常、３００℃～６５０℃であり、好ましくは３５０℃～５５０℃である。また、アニールの処理時間は、通常、１分間～４８時間であり、好ましくは１０分間～２４時間であり、より好ましくは３０分間～１２時間である。なお、アニール処理は、本発明の目的を阻害しない限り、どのような雰囲気下で行われてもよい。非酸素雰囲気下であってもよいし、酸素雰囲気下であってもよい。非酸素雰囲気下としては、例えば、不活性ガス雰囲気下（例えば、窒素雰囲気下）または還元ガス雰囲気下等が挙げられるが、本発明の実施態様においては、不活性ガス雰囲気下が好ましく、窒素雰囲気下であるのがより好ましい。
　また、本発明の実施態様においては、前記下地基板上に、直接、前記半導体膜を設けてもよいし、応力緩和層（例えば、バッファ層、ＥＬＯ層等）、剥離犠牲層等の他の層を介して前記半導体膜を設けてもよい。各層の形成手段は、特に限定されず、公知の手段であってよいが、本発明の実施態様においては、ミストＣＶＤ法が好ましい。
　工程（２）では、前記半導体層１０１上に、所望により電極層１０５ｂを形成する。工程（２）によって、例えば図２に示すような積層体を得ることができる。図２の積層体は、下地基板１０８、半導体層１０１、および電極層１０５ｂから構成されている。本発明の実施態様においては、工程（２）を省略してもよい。
　前記電極層は、導電性を有するものであれば、本発明の目的を阻害しない限り、特に限定されない。前記電極層の構成材料は、導電性無機材料であってもよいし、導電性有機材料であってもよい。本発明の実施態様においては、前記電極の材料が、金属であるのが好ましい。前記金属としては、好適には、例えば、周期律表４族～第１０族から選ばれる少なくとも１種の金属等が挙げられる。周期律表第４族の金属としては、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが挙げられる。周期律表第５族の金属としては、例えば、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などが挙げられる。周期律表第６族の金属としては、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）およびタングステン（Ｗ）などが挙げられる。周期律表第７族の金属としては、例えば、マンガン（Ｍｎ）、テクネチウム（Ｔｃ）、レニウム（Ｒｅ）などが挙げられる。周期律表第８族の金属としては、例えば、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）などが挙げられる。周期律表第９族の金属としては、例えば、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）などが挙げられる。周期律表第１０族の金属としては、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などが挙げられる。本発明の実施態様においては、前記電極層が、周期律表第４族および第９族から選ばれる少なくも１種の金属を含むのが好ましく、周期律表第９族金属を含むのがより好ましい。前記電極層の層厚は、特に限定されないが、０．１ｎｍ～１０μｍが好ましく、５ｎｍ～５００ｎｍがより好ましく、１０ｎｍ～２００ｎｍが最も好ましい。また、本発明の実施態様においては、前記電極層が、互いに組成の異なる２層以上からなるものであってもよい。
　前記電極層の形成手段は特に限定されず、公知の手段であってよい。前記電極層または前記他の電極層の形成手段としては、具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。
　工程（３）では、前記電極層または前記半導体層上に所望により導電性接着層を介して、前記導電性基板を積層し、公知の手段を用いて、前記下地基板を除去する。工程（３）によって、例えば、図３に示すような積層体（積層構造体）を得ることができる。図３に示す積層体は、導電性基板１０７上に、導電性接着層１０６を介して電極層１０５ｂが接合されており、前記電極層１０５ｂ上に、半導体層１０１が積層されている。前記下地基板を除去する方法としては、例えば、機械的衝撃を加えて除去する方法、熱を加えて熱応力を利用して除去する方法、超音波等の振動を加えて除去する方法、エッチングして除去する方法、研削して除去する方法、スマートカット法等のイオン注入を行った後、熱処理をすることにより除去する方法、レーザリフトオフ法により除去する方法、これらを組み合わせた方法などが挙げられる。
　前記導電性接着層は、前記電極層と前記導電性基板とを接合可能なものであれば、特に限定されない。前記導電性接着層の構成材料としては、例えば、Ａｌ、Ａｕ、Ｐｔ、Ａｇ、Ｔｉ、Ｎｉ、Ｂｉ、Ｃｕ、Ｇａ、Ｉｎ、Ｐｂ、ＳｎおよびＺｎから選ばれる少なくとも１種を含む金属やこれらの金属酸化物、共晶材（例えば、Ａｕ－Ｓｎ等）等が挙げられる。本発明の実施態様においては、前記導電性接着層が、多孔質構造を有しているのが好ましい。また、前記導電性接着層が多孔質構造を有する場合、前記導電性接着層が、金属粒子を含むのが好ましく、Ａｕ、Ｐｔ、Ａｇ、Ｔｉ、Ｎｉ、Ｂｉ、Ｃｕ、Ｇａ、Ｉｎ、Ｐｂ、ＳｎおよびＺｎから選ばれる少なくとも１種の金属を含有する金属粒子を含むのがより好ましく、貴金属を含有する金属粒子を含むのが最も好ましい。前記貴金属としては、例えば、Ａｕ、Ａｇ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、ＲｕおよびＯｓから選ばれる少なくとも１種の金属等が挙げられるが、本発明の実施態様においては、前記貴金属がＡｇであるのが好ましい。また、本発明の実施態様においては、前記導電性接着層が、金属粒子焼結体を含むのが好ましく、銀粒子焼結体を含むのがより好ましい。このような好ましい導電性接着層を用いることにより、前記半導体素子の電気特性を損なうことなく、前記電極層および前記導電性基板との密着性をより良好なものとすることができる。また、前記導電性接着層は、単層であってもよいし、多層であってもよい。また、前記導電性接着層の厚さは、本発明の目的を阻害しない限り、特に限定されないが、１０ｎｍ～２００μｍであるのが好ましく、１０ｎｍ～５０μｍであるのがより好ましい。また、前記導電性接着層は、通常、非晶性であるが、結晶などの副成分が含まれていてもよい。なお、前記導電性接着層の形成手段は、特に限定されず、公知の塗布手段であってよい。
　前記導電性基板は、導電性を有しており、前記半導体層を支持可能であって、第１の金属および該第１の金属よりもヤング率の大きい第２の金属を含み、前記導電性基板中の前記第２の金属の質量比率が前記第１の金属の質量比率よりも大きいものであれば、特に限定されない。前記第１の金属および／または第２の金属は、上記したヤング率の条件を満たすものであれば、本発明の目的を阻害しない限り、特に限定されない。前記導電性基板における第１の金属および第２の金属の組合せとしては、例えば、銅（Ｃｕ）－タングステン（Ｗ）、銅（Ｃｕ）－モリブデン（Ｍｏ）、ランタン（Ｌａ）－モリブデン（Ｍｏ）、イットリウム（Ｙ）－モリブデン（Ｍｏ）、レニウム（Ｒｅ）－モリブデン（Ｍｏ）、モリブデン（Ｍｏ）－タングステン（Ｗ）、ニオブ（Ｎｂ）－モリブデン（Ｍｏ）、タンタル（Ｔａ）－モリブデン（Ｍｏ）等が挙げられる。本発明の実施態様においては、前記第１の金属および／または第２の金属が、周期律表第６族金属および周期律表第１１族金属から選ばれる少なくとも１種の金属であるのが好ましい。周期律表第６族の金属としては、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）およびタングステン（Ｗ）が挙げられる。周期律表第１１族の金属としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）が挙げられる。本発明の実施態様においては、前記第１の金属が周期律表第１１族金属（例えば、銅等）であり、前記第２の金属が周期律表第６族金属（例えば、モリブデン等）であるのが好ましい。第１の金属および第２の金属をこのような好ましい組合せとすることにより、前記積層構造体または前記半導体素子の放熱性を維持しつつ、高温時の劣化をより良好に抑制することができる。なお、本発明の実施態様においては、前記導電性基板がモリブデンおよび銅を含む場合は、前記導電性基板として、モリブデン圧粉体に銅を含侵する含侵法によって得られたＣｕ－Ｍｏ複合基板（以下、単に「Ｃｕ－Ｍｏ複合基板」ともいう。）を用いるのも好ましい。
　前記第１の金属のヤング率は、本発明の目的を阻害しない限り、特に限定されない。前記第１の金属のヤング率は、通常、例えば、２００ＧＰａ以下であり、好適には、例えば、１５０ＧＰａ以下である。前記第１の金属のヤング率の下限は、特に限定されない。本発明の実施態様においては、前記第１の金属のヤング率は、好ましくは、１００ＧＰａ以上である。また、第２の金属のヤング率は、本発明の目的を阻害しない限り、特に限定されない。前記第２の金属のヤング率は、好適には、例えば、３００ＧＰａ以上である。前記導電性基板のヤング率は、好適には、例えば、２００ＧＰａ以上である。このような好ましい構成とすることにより、例えば前記半導体層の線膨張係数と前記導電性基板の線膨張係数が異なる場合であっても、高温時の半導体層の劣化をより良好に改善することができる。前記導電基板中の前記第１の金属および前記第２の金属の質量比率は、本発明の目的を阻害しない限り、特に限定されない。本発明の実施態様においては、前記第２の金属の質量比率が６０質量％以上であるのが好ましい。前記第２の金属の質量比率の上限も特に限定されないが、本発明の実施態様においては、８５質量％以下が好ましく、７０質量％以下がより好ましい。なお、前記導電性基板中の前記第１金属の質量比率は、通常、例えば４０質量％以下であり、好ましくは、３０質量以下である。前記第１の金属の質量比率の下限も特に限定されない。本発明の実施態様においては、前記第１の金属の質量比率は、１０質量％以上であり、１５質量％以上である。このような好ましい割合とすることにより、放熱性を維持しつつ、高温時の劣化をより良好に低減することができる。なお、本発明の実施態様においては、前記導電性基板は、表面に金属膜を有するものであってもよい。前記金属膜の構成金属としては、例えば、ガリウム、鉄、インジウム、アルミニウム、銅、バナジウム、チタン、クロム、ロジウム、ニッケル、コバルト、亜鉛、マグネシウム、カルシウム、シリコン、イットリウム、ストロンチウムおよびバリウムから選ばれる１種または２種以上の金属などが挙げられる。また、前記導電性基板の厚さは、特に限定されないが、２００μｍ以下であるのが、前記半導体素子の電気特性を損なうことなく、より優れた放熱性を付与することができるので、好ましい。本発明の実施態様においては、前記導電性基板の厚みが２００μｍ以下と薄い場合であっても、高温時の半導体層の劣化（クラック等）のを良好に低減することができる。また、導電性基板の面積も、特に限定されないが、本発明の実施態様においては、前記半導体層の面積と略同一であるのが好ましい。なお、略同一とは、例えば、前記導電性基板の面積と前記半導体層の面積とが同一の場合も含み、前記半導体層の面積に対する前記導電性基板の面積の比が０．９～１．４の範囲内のものを含む。
　また、本発明の実施態様において、前記導電性基板は、第１の方向と前記第１の方向と垂直または略垂直な第２の方向とを面内に有しており、前記導電性基板の前記第１の方向の線膨張係数と前記第２の方向の線膨張係数とが同一または略同一であるのが好ましい。図１９は、前記導電性基板の上面を模式的に示す図である。図１９の導電性基板１０７は、第１の方向（図１９のＸ方向）と、前記第１の方向と垂直または略垂直な第２の方向（図１９のＹ方向）とを面内に有する。ここで、略垂直とは、例えば、前記第１の方向と前記第２の方向とのなす角が９０°±１０°の場合も含む。前記第１の方向の線膨張係数と前記第２の方向の線膨張係数は、同一または略同一である。ここで、「線膨張係数」とは、ＪＩＳ　Ｒ　３１０２（１９９５）に従い測定されるものをいう。前記第１の方向の線膨張係数（以下、「第１の線膨張係数」ともいう。）と前記第２の方向の線膨張係数（以下、「第２の線膨張係数」ともいう。）が「略同一」とは、前記第１の線膨張係数と前記第２の線膨張係数との差が３．０ｐｐｍ／Ｋ以下であることをいう。本発明の実施態様においては、前記第１の線膨張係数と前記第２の線膨張係数との差が２．０ｐｐｍ／Ｋ以下であるのが好ましい。また、本発明の実施態様においては、前記第１の線膨張係数が前記第２の線膨張係数が略同一である場合、前記第１の線膨張係数が前記第２の線膨張係数よりも小さいのも好ましい。このような好ましい構成とすることにより、前記導電性基板と前記半導体層との間に線膨張係数差がある場合であっても、高温時の前記半導体層の劣化をより良好に低減することができる。
　また、本発明の実施態様においては、前記導電性基板が、最上層と最下層とにそれぞれ銅を含む層が形成されたものであるのも好ましい。前記導電性基板をこのような好ましい構成とすることにより、前記積層構造体を半導体素子に用いる場合の放熱性および実装性をより向上させることができる。また、このようにして前記積層構造体の最上層および／または最下層が周期律表第１１族金属を含む場合には、前記電極層と前記導電性基板との接合を、前記導電性接着層を用いることなく行うこともでき、前記半導体素子の反りや熱抵抗をより効果的に改善することができる。この場合、例えば、前記電極層における前記導電性基板側の最表面に位置する銅含有層と、前記導電性基板の前記積層構造における前記電極層側の最表面に位置する銅含有層とでもって拡散接合させることにより、前記導電性接着層を用いることなく前記電極層および前記導電性基板を工業的有利に接合させることができる。
　本発明の実施態様においては、工程（３）の後、前記結晶性半導体膜の結晶を再成長させてもよいし、また、前記半導体層上に異なる半導体層、他の電極層等を設けてもよい。
　本発明の実施態様においては、前記積層構造体を半導体素子に用いる場合、前記半導体層の前記電極層が積層されている面と対向する面上に、他の電極層をさらに備えるのが好ましい。このように、前記導電性基板、前記導電性接着層、前記電極層、前記半導体層、および前記他の電極層をこの順に積層した積層構造とすることにより、前記半導体層の厚さ方向に電流が流れる縦型デバイスとして、前記半導体素子の順方向特性をより優れたものとすることができる。前記他の電極層は、導電性を有するものであれば、本発明の目的を阻害しない限り、特に限定されない。前記他の電極層の構成材料は、導電性無機材料であってもよいし、導電性有機材料であってもよい。本発明の実施態様においては、前記他の電極の材料が、金属であるのが好ましい。前記金属としては、好適には、例えば、周期律表８族～第１３族から選ばれる少なくとも１種の金属等が挙げられる。周期律表第８族～１０族の金属としては、前記電極層の説明において周期律表第８族～１０族の金属としてそれぞれ例示した金属などが挙げられる。周期律表第１１族金属としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などが挙げられる。周期律表第１２族の金属としては、例えば、亜鉛（ＺＮ）、カドミウム（Ｃｄ）などが挙げられる。また、周期律表第１３族の金属としては、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などが挙げられる。本発明の実施態様においては、前記他の電極層が、周期律表第１１族および第１３族金属から選ばれる少なくとも１種の金属を含むのが好ましく、銀、銅、金およびアルミニウムから選ばれる少なくとも１種の金属を含むのがより好ましい。なお、前記他の電極層の層厚は、特に限定されないが、１ｎｍ～５００μｍが好ましく、１０ｎｍ～１００μｍがより好ましく、０．５μｍ～１０μｍが最も好ましい。
　前記他の電極層の形成手段は特に限定されず、公知の手段であってよい。前記電極層または前記他の電極層の形成手段としては、具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。
　本発明の積層構造体および半導体素子は、様々な半導体素子に有用であり、とりわけ、パワーデバイスに有用である。また、半導体素子は、電極が半導体層の片面側に形成され、半導体層の膜厚方向と垂直方向に電流が流れる横型の素子（横型デバイス）と、半導体層の表裏両面側にそれぞれ電極を有し、半導体層の膜厚方向に電流が流れる縦型の素子（縦型デバイス）に分類することができ、本発明の実施態様においては、前記半導体素子を横型デバイスにも縦型デバイスにも好適に用いることができるが、中でも縦型デバイスに用いることが好ましい。前記半導体素子としては、例えば、ショットキーバリアダイオード（ＳＢＤ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または発光ダイオードなどが挙げられる。本発明の実施態様においては、前記半導体素子が、ＳＢＤ、ＭＯＳＦＥＴ、ＳＩＴ、ＪＦＥＴまたはＩＧＢＴであるのが好ましく、ＳＢＤ、ＭＯＳＦＥＴまたはＳＩＴであるのがより好ましく、ＳＢＤであるのが最も好ましい。
　以下、前記積層構造体を半導体素子に用いた場合の好適な例を、図面を用いて説明するが、本発明はこれら実施の態様に限定されるものではない。なお、以下に例示する半導体素子において、本発明の目的を阻害しない限り、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などが含まれていてもよいし、また、緩衝層（バッファ層）なども適宜省いてもよい。
（ＳＢＤ）
　図４は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図４のＳＢＤは、ｎ－型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、導電性接着層１０６、導電性基板１０７、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えている。
　ショットキー電極およびオーミック電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。
　本発明の実施態様においては、図４の前記導電性基板１０７として、上記した本発明の実施態様にかかる導電性基板を用いる。すなわち、モリブデンおよび銅を含み、モリブデンの質量比率が銅の質量比率よりも大きい導電性基板を用いる。このような好ましい構成の導電性基板を用いることにより、高温時の半導体層の劣化を低減することができる。本発明の実施態様における効果を確認するために、上記した工程に準じて、図４に示す半導体素子に対応する構造体を作製し、加熱試験を行った。ここで、実施例として、第２の金属（Ｍｏ）の質量比率が第１の金属（Ｃｕ）の質量比率よりも大きい導電性基板（Ｃｕ：４０質量％、Ｍｏ：６０質量％）を用いて積層構造体を作製した。また、比較例として、導電性基板として第１の金属（Ｃｕ）の質量比率が第２の金属（Ｍｏ）の質量比率よりも大きい導電性基板（Ｃｕ：７０質量％、Ｍｏ：３０質量％）を用いて積層構造体を作製した。導電性基板の厚さはいずれも２００μｍとした。また、半導体層としては実施例および比較例ともにｍ面α－Ｇａ２Ｏ３層を用いた。実施例および比較例における４５０℃６０分間での加熱後のクラック発生率を表１に示す。また、加熱後の実施例および比較例におけるクラック検査装置（ソフトワークス株式会社製）による半導体層表面の画像を図１４に示す。図１４（ａ）が実施例、図１４（ｂ）が比較例の結果を示す。なお、実施例で用いた半導体層（ｍ面α－Ｇａ２Ｏ３層）は、前記第１の方向（図１９のＸ方向）の線膨張係数と前記第２の方向（図１９のＹ方向）の線膨張係数とが異なるが、このような場合であっても、半導体層の劣化を好適に低減することができることがわかった。なお、実施例１および比較例１においては、前記半導体層の前記第１の方向の線膨張係数と前記第２の方向の線膨張係数との大小関係と、前記導電性基板の第１の線膨張係数と第２の線膨張係数との大小関係を揃えて積層構造体を作製した。
　実施例２および比較例２として、前記半導体層の第１の方向の線膨張係数と前記第２の方向の線膨張係数との大小関係および前記導電性基板の第１の線膨張係数と前記第２の線膨張係数との大小関係が逆になるように積層構造体を作製した場合の結果を図１９に示す。実施例２および比較例２においては、上記線膨張係数の条件を変えたこと以外は、それぞれ実施例１および比較例１と同様にして積層構造体を作製した。図１９（ａ）が実施例２、図１９（ｂ）が比較例２の半導体層表面の画像をそれぞれ示す。なお、実施例２のクラック発生率を１としたときの比較例２のクラック発生率は１３．９であった。本発明の実施態様によれば、半導体層の線膨張係数に異方性がある場合や半導体層における線膨張係数の異方性の大小関係と前記導電性基板の線膨張係数の異方性の大小関係が第１の方向と第２の方向とで整合しない場合であっても、高温時の半導体層の劣化（クラック等）を良好に低減することができる。
　図５は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図５のＳＢＤは、図４のＳＢＤの構成に加え、さらに絶縁体層１０４を備えている。より具体的には、ｎ－型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、導電性接着層１０６、導電性基板１０７、ショットキー電極１０５ａ、オーミック電極１０５ｂおよび絶縁体層１０４を備えている。
　絶縁体層１０４の材料としては、例えば、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧｄＯ、ＳｉＯ２またはＳｉ３Ｎ４などが挙げられるが、本発明の実施態様においては、コランダム構造を有するものであるのが好ましい。コランダム構造を有する絶縁体を絶縁体層に用いることで、界面における半導体特性の機能を良好に発現させることができる。絶縁体層１０４は、ｎ－型半導体層１０１とショットキー電極１０５ａとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法またはＣＶＤ法などの公知の手段により行うことができる。
　ショットキー電極やオーミック電極の形成や材料等については、上記図４のＳＢＤの場合と同様であり、例えばスパッタリング法、真空蒸着法、圧着法、ＣＶＤ法等の公知の手段を用いて、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、またはこれらの混合物などからなる電極を形成することができる。
　図５のＳＢＤは、図４のＳＢＤに比べ、さらに絶縁特性に優れており、より高い電流制御性を有する。
（ＭＯＳＦＥＴ）
　本発明の半導体素子がＭＯＳＦＥＴである場合の一例を図６に示す。図６のＭＯＳＦＥＴは、トレンチ型のＭＯＳＦＥＴであり、ｎ－型半導体層１３１ａ、ｎ＋型半導体層１３１ｂ及び１３１ｃ、導電性接着層１３６、導電性基板１３７、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている。
　導電性基板上１３７上には、例えば厚さ５０ｎｍ～５０μｍの導電性接着層１３６が形成されている。また、導電性接着層１３６上には、ドレイン電極１３５ｃが形成されている。また、ドレイン電極１３５ｃ上には、例えば厚さ１００ｎｍ～１００μｍのｎ＋型半導体層１３１ｂが形成されており、前記ｎ＋型半導体層１３１ｂ上には、例えば厚さ１００ｎｍ～１００μｍのｎ－型半導体層１３１ａが形成されている。そして、さらに、前記ｎ－型半導体層１３１ａ上には、ｎ＋型半導体層１３１ｃが形成されており、前記ｎ＋型半導体層１３１ｃ上には、ソース電極１３５ｂが形成されている。
　また、前記ｎ－型半導体層１３１ａ及び前記ｎ＋型半導体層１３１ｃ内には、前記ｎ＋型半導体層１３１ｃを貫通し、前記ｎ－型半導体層１３１ａの途中まで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内には、例えば、１０ｎｍ～１μｍの厚みのゲート絶縁膜１３４を介してゲート電極１３５ａが埋め込み形成されている。
　図６のＭＯＳＦＥＴのオン状態では、前記ソース電極１３５ｂと前記ドレイン電極１３５ｃとの間に電圧を印加し、前記ゲート電極１３５ａに前記ソース電極１３５ｂに対して正の電圧を与えると、前記ｎ－型半導体層１３１ａの側面にチャネル層が形成され、電子が前記ｎ－型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖとすることにより、チャネル層ができなくなり、ｎ－型半導体層１３１ａが空乏層で満たされた状態になり、ターンオフとなる。
　図７は、図６のＭＯＳＦＥＴの製造工程の一部を示している。例えば図７（ａ）に示すような積層体を用いて、ｎ－型半導体層１３１ａおよびｎ＋型半導体層１３１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、さらに、反応性イオンエッチング法等により異方性エッチングを行って、図７（ｂ）に示すように、前記ｎ＋型半導体層１３１ｃ表面から前記ｎ－型半導体層１３１ａの途中にまで達する深さのトレンチ溝を形成する。次いで、図７（ｃ）に示すように、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば５０ｎｍ～１μｍ厚のゲート絶縁膜１３４を形成した後、ＣＶＤ法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ－型半導体層の厚み以下に形成する。
　そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１３１ｃ上にソース電極１３５ｂを、ｎ＋型半導体層１３１ｂ上にドレイン電極１３５ｃを、それぞれ形成することで、パワーＭＯＳＦＥＴを製造することができる。なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
　このようにして得られたＭＯＳＦＥＴは、従来のトレンチ型ＭＯＳＦＥＴに比べて、さらに耐圧性に優れたものとなる。なお、図６では、トレンチ型の縦型ＭＯＳＦＥＴの例を示したが、本発明の実施態様においては、これに限定されず、種々のＭＯＳＦＥＴの形態に適用可能である。例えば、図６のトレンチ溝の深さをｎ－型半導体層１３１ａの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。
（ＳＩＴ）
　図８は、本発明の半導体素子がＳＩＴである場合の一例を示す。図８のＳＩＴは、ｎ－型半導体層１４１ａ、ｎ＋型半導体層１４１ｂ及び１４１ｃ、導電性接着層１４６、導電性基板１４７、ゲート電極１４５ａ、ソース電極１４５ｂおよびドレイン電極１４５ｃを備えている。
　ドレイン電極１４５ｃ上には、例えば厚さ１００ｎｍ～１００μｍの導電性支持体層１４７が形成されており、導電性支持体層１４７上には、例えば厚さ５０ｎｍ～５０μｍの導電性接着層１４６が形成されている。また、導電性接着層１４６上には、例えば厚さ１００ｎｍ～１００μｍのｎ＋型半導体層１４１ｂが形成されており、前記ｎ＋型半導体層１４１ｂ上には、例えば厚さ１００ｎｍ～１００μｍのｎ－型半導体層１４１ａが形成されている。そして、さらに、前記ｎ－型半導体層１４１ａ上には、ｎ＋型半導体層１４１ｃが形成されており、前記ｎ＋型半導体層１４１ｃ上には、ソース電極１４５ｂが形成されている。
　また、前記ｎ－型半導体層１４１ａ内には、前記ｎ＋半導体層１３１ｃを貫通し、前記ｎ－半導体層１３１ａの途中の深さまで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内のｎ－型半導体層上には、ゲート電極１４５ａが形成されている。　図８のＳＩＴのオン状態では、前記ソース電極１４５ｂと前記ドレイン電極１４５ｃとの間に電圧を印可し、前記ゲート電極１４５ａに前記ソース電極１４５ｂに対して正の電圧を与えると、前記ｎ－型半導体層１４１ａ内にチャネル層が形成され、電子が前記ｎ－型半導体層に注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ－型半導体層が空乏層で満たされた状態になり、ターンオフとなる。
　本発明の実施態様においては、図８のＳＩＴを、図７のＭＯＳＦＥＴと同様にして製造することができる。より具体的に例えば、ｎ－型半導体層１４１ａおよびｎ＋型半導体層１４１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、例えば、反応性イオンエッチング法等により異方性エッチングを行って、前記ｎ＋型半導体層１４１ｃ表面から前記ｎ－型半導体層の途中まで達する深さのトレンチ溝を形成する。次いで、ＣＶＤ法、真空蒸着法、スパッタリング法等で、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ－型半導体層の厚み以下に形成する。また、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１４１ｃ上にソース電極１４５ｂを、ｎ＋型半導体層１４１ｂ上にドレイン電極１４５ｃを、それぞれ形成することで、ＳＩＴを製造することができる。なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ－ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
　上記例では、ｐ型半導体を使用していない例を示したが、本発明の実施態様においては、これに限定されず、ｐ型半導体を用いてもよい。ｐ型半導体を用いた例を図９～１１に示す。これらの半導体素子は、上記例と同様にして製造することができる。なお、ｐ型半導体は、ｎ型半導体と同じ材料であって、ｐ型ドーパントを含むものであってもよいし、異なるｐ型半導体であってもよい。
　なお、上述した本発明に係る複数の実施形態を組合わせたり、一部の構成要素を他の実施形態に適用することも可能であり、そのようなものも本発明の実施形態に属する。
　前記半導体素子は、とりわけ、パワーデバイスに有用である。前記半導体素子としては、例えば、ダイオード（例えば、ＰＮダイオード、ショットキーバリアダイオード、ジャンクションバリアショットキーダイオード等）またはトランジスタ（例えば、ＭＥＳＦＥＴ等）などが挙げられるが、中でもダイオードが好ましく、ショットキーバリアダイオード（ＳＢＤ）がより好ましい。
　本発明の実施態様における半導体素子は、上記した事項に加え、さらに常法に基づき、リードフレーム、回路基板または放熱基板等に接合部材によって接合しいて半導体装置として好適に用いられ、とりわけ、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記半導体装置の好適な一例を図１３に示す。図１３の半導体装置は、半導体素子５００の両面が、それぞれ半田５０１によってリードフレーム、回路基板または放熱基板５０２と接合されている。このように構成することにより、放熱性に優れた半導体装置とすることができる。なお、本発明の実施態様においては、半田等の接合部材の周囲が樹脂で封止されているのが好ましい。
　上述した本発明の半導体素子もしくは半導体装置は、上記した機能を発揮させるべく、インバータやコンバータなどの電力変換装置に適用することができる。より具体的には、インバータやコンバータに内蔵されるダイオードや、スイッチング素子であるサイリスタ、パワートランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等として適用することができる。図１５は、本発明の実施態様に係る半導体素子もしくは半導体装置を用いた制御システムの一例を示すブロック構成図、図１６は同制御システムの回路図であり、特に電気自動車（Ｅｌｅｃｔｒｉｃ　Ｖｅｈｉｃｌｅ）への搭載に適した制御システムである。
　図１５に示すように、制御システム５００はバッテリー（電源）５０１、昇圧コンバータ５０２、降圧コンバータ５０３、インバータ５０４、モータ（駆動対象）５０５、駆動制御部５０６を有し、これらは電気自動車に搭載されてなる。バッテリー５０１は例えばニッケル水素電池やリチウムイオン電池などの蓄電池からなり、給電ステーションでの充電あるいは減速時の回生エネルギーなどにより電力を貯蔵するとともに、電気自動車の走行系や電装系の動作に必要となる直流電圧を出力することができる。昇圧コンバータ５０２は例えばチョッパ回路を搭載した電圧変換装置であり、バッテリー５０１から供給される例えば２００Ｖの直流電圧を、チョッパ回路のスイッチング動作により例えば６５０Ｖに昇圧して、モータなどの走行系に出力することができる。降圧コンバータ５０３も同様にチョッパ回路を搭載した電圧変換装置であるが、バッテリー５０１から供給される例えば２００Ｖの直流電圧を、例えば１２Ｖ程度に降圧することで、パワーウインドーやパワーステアリング、あるいは車載の電気機器などを含む電装系に出力することができる。
　インバータ５０４は、昇圧コンバータ５０２から供給される直流電圧をスイッチング動作により三相の交流電圧に変換してモータ５０５に出力する。モータ５０５は電気自動車の走行系を構成する三相交流モータであり、インバータ５０４から出力される三相の交流電圧によって回転駆動され、その回転駆動力を図示しないトランスミッション等を介して電気自動車の車輪に伝達する。
　一方、図示しない各種センサを用いて、走行中の電気自動車から車輪の回転数やトルク、アクセルペダルの踏み込み量（アクセル量）などの実測値が計測され、これらの計測信号が駆動制御部５０６に入力される。また同時に、インバータ５０４の出力電圧値も駆動制御部５０６に入力される。駆動制御部５０６はＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの演算部やメモリなどのデータ保存部を備えたコントローラの機能を有するもので、入力された計測信号を用いて制御信号を生成してインバータ５０４にフィードバック信号として出力することで、スイッチング素子によるスイッチング動作を制御する。これによって、インバータ５０４がモータ５０５に与える交流電圧が瞬時に補正されることで、電気自動車の運転制御を正確に実行させることができ、電気自動車の安全・快適な動作が実現する。なお、駆動制御部５０６からのフィードバック信号を昇圧コンバータ５０２に与えることで、インバータ５０４への出力電圧を制御することも可能である。
　図１６は、図１５における降圧コンバータ５０３を除いた回路構成、すなわちモータ５０５を駆動するための構成のみを示した回路構成である。同図に示されるように、本発明の半導体装置は、例えばショットキーバリアダイオードとして昇圧コンバータ５０２およびインバータ５０４に採用されることでスイッチング制御に供される。昇圧コンバータ５０２においてはチョッパ回路に組み込まれてチョッパ制御を行い、またインバータ５０４においてはＩＧＢＴを含むスイッチング回路に組み込まれてスイッチング制御を行う。なお、バッテリー５０１の出力にインダクタ（コイルなど）を介在させることで電流の安定化を図り、またバッテリー５０１、昇圧コンバータ５０２、インバータ５０４のそれぞれの間にキャパシタ（電解コンデンサなど）を介在させることで電圧の安定化を図っている。
　また、図１６中に点線で示すように、駆動制御部５０６内にはＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）からなる演算部５０７と不揮発性メモリからなる記憶部５０８が設けられている。駆動制御部５０６に入力された信号は演算部５０７に与えられ、必要な演算を行うことで各半導体素子に対するフィードバック信号を生成する。また記憶部５０８は、演算部５０７による演算結果を一時的に保持したり、駆動制御に必要な物理定数や関数などをテーブルの形で蓄積して演算部５０７に適宜出力する。演算部５０７や記憶部５０８は公知の構成を採用することができ、その処理能力等も任意に選定できる。
　図１５や図１６に示されるように、制御システム５００においては、昇圧コンバータ５０２、降圧コンバータ５０３、インバータ５０４のスイッチング動作にはダイオードやスイッチング素子であるサイリスタ、パワートランジスタ、ＩＧＢＴ、ＭＯＳＦＥＴ等が用いられる。これらの半導体素子に酸化ガリウム（Ｇａ２Ｏ３）、特にコランダム型酸化ガリウム（α－Ｇａ２Ｏ３）をその材料として用いることでスイッチング特性が大幅に向上する。さらに、本発明に係る半導体装置等を適用することで、極めて良好なスイッチング特性が期待できるとともに、制御システム５００の一層の小型化やコスト低減が実現可能となる。すなわち、昇圧コンバータ５０２、降圧コンバータ５０３、インバータ５０４のそれぞれが本発明による効果を期待できるものとなり、これらのいずれか一つ、もしくは任意の二つ以上の組合せ、あるいは駆動制御部５０６も含めた形態のいずれにおいても本発明の効果を期待することができる。
　なお、上述の制御システム５００は本発明の半導体装置を電気自動車の制御システムに適用できるだけではなく、直流電源からの電力を昇圧・降圧したり、直流から交流へ電力変換するといったあらゆる用途の制御システムに適用することが可能である。また、バッテリーとして太陽電池などの電源を用いることも可能である。
　図１７は、本発明の実施態様に係る半導体素子または半導体装置を採用した制御システムの他の例を示すブロック構成図、図１８は同制御システムの回路図であり、交流電源からの電力で動作するインフラ機器や家電機器等への搭載に適した制御システムである。
　図１７に示すように、制御システム６００は、外部の例えば三相交流電源（電源）６０１から供給される電力を入力するもので、ＡＣ／ＤＣコンバータ６０２、インバータ６０４、モータ（駆動対象）６０５、駆動制御部６０６を有し、これらは様々な機器（後述する）に搭載することができる。三相交流電源６０１は、例えば電力会社の発電施設（火力発電所、水力発電所、地熱発電所、原子力発電所など）であり、その出力は変電所を介して降圧されながら交流電圧として供給される。また、例えば自家発電機等の形態でビル内や近隣施設内に設置されて電力ケーブルで供給される。ＡＣ／ＤＣコンバータ６０２は交流電圧を直流電圧に変換する電圧変換装置であり、三相交流電源６０１から供給される１００Ｖや２００Ｖの交流電圧を所定の直流電圧に変換する。具体的には、電圧変換により３．３Ｖや５Ｖ、あるいは１２Ｖといった、一般的に用いられる所望の直流電圧に変換される。駆動対象がモータである場合には１２Ｖへの変換が行われる。なお、三相交流電源に代えて単相交流電源を採用することも可能であり、その場合にはＡＣ／ＤＣコンバータを単相入力のものとすれば同様のシステム構成とすることができる。
　インバータ６０４は、ＡＣ／ＤＣコンバータ６０２から供給される直流電圧をスイッチング動作により三相の交流電圧に変換してモータ６０５に出力する。モータ６０４は、制御対象によりその形態が異なるが、制御対象が電車の場合には車輪を、工場設備の場合にはポンプや各種動力源を、家電機器の場合にはコンプレッサなどを駆動するための三相交流モータであり、インバータ６０４から出力される三相の交流電圧によって回転駆動され、その回転駆動力を図示しない駆動対象に伝達する。
　なお、例えば家電機器においてはＡＣ／ＤＣコンバータ３０２から出力される直流電圧をそのまま供給することが可能な駆動対象も多く（例えばパソコン、ＬＥＤ照明機器、映像機器、音響機器など）、その場合には制御システム６００にインバータ６０４は不要となり、図１７中に示すように、ＡＣ／ＤＣコンバータ６０２から駆動対象に直流電圧を供給する。この場合、例えばパソコンなどには３．３Ｖの直流電圧が、ＬＥＤ照明機器などには５Ｖの直流電圧が供給される。
　一方、図示しない各種センサを用いて、駆動対象の回転数やトルク、あるいは駆動対象の周辺環境の温度や流量などといった実測値が計測され、これらの計測信号が駆動制御部６０６に入力される。また同時に、インバータ６０４の出力電圧値も駆動制御部６０６に入力される。これらの計測信号をもとに、駆動制御部６０６はインバータ６０４にフィードバック信号を与え、スイッチング素子によるスイッチング動作を制御する。これによって、インバータ６０４がモータ６０５に与える交流電圧が瞬時に補正されることで、駆動対象の運転制御を正確に実行させることができ、駆動対象の安定した動作が実現する。また、上述のように、駆動対象が直流電圧で駆動可能な場合には、インバータへのフィードバックに代えてＡＣ／ＤＣコンバータ６０２をフィードバック制御することも可能である。
　図１８は、図１７の回路構成を示したものである。同図に示されるように、本発明の半導体装置は、例えばショットキーバリアダイオードとしてＡＣ／ＤＣコンバータ６０２およびインバータ６０４に採用されることでスイッチング制御に供される。ＡＣ／ＤＣコンバータ６０２は、例えばショットキーバリアダイオードをブリッジ状に回路構成したものが用いられ、入力電圧の負電圧分を正電圧に変換整流することで直流変換を行う。またインバータ６０４においてはＩＧＢＴにおけるスイッチング回路に組み込まれてスイッチング制御を行う。なお、三相交流電源６０１とＡＣ／ＤＣコンバータ６０２との間にインダクタ（コイルなど）を介在させることで電流の安定化を図り、またＡＣ／ＤＣコンバータ６０２とインバータ６０４の間にキャパシタ（電解コンデンサなど）を介在させることで電圧の安定化を図っている。
　また、図１８中に点線で示すように、駆動制御部６０６内にはＣＰＵからなる演算部６０７と不揮発性メモリからなる記憶部６０８が設けられている。駆動制御部６０６に入力された信号は演算部６０７に与えられ、必要な演算を行うことで各半導体素子に対するフィードバック信号を生成する。また記憶部６０８は、演算部６０７による演算結果を一時的に保持したり、駆動制御に必要な物理定数や関数などをテーブルの形で蓄積して演算部６０７に適宜出力する。演算部６０７や記憶部６０８は公知の構成を採用することができ、その処理能力等も任意に選定できる。
　このような制御システム６００においても、図１５や図１６に示した制御システム５００と同様に、ＡＣ／ＤＣコンバータ６０２やインバータ６０４の整流動作やスイッチング動作にはダイオードやスイッチング素子であるサイリスタ、パワートランジスタ、ＩＧＢＴ、ＭＯＳＦＥＴ等が用いられる。これら半導体素子に酸化ガリウム（Ｇａ２Ｏ３）、特にコランダム型酸化ガリウム（α－Ｇａ２Ｏ３）をその材料として用いることでスイッチング特性が向上する。さらに、本発明に係る半導体素子や半導体装置を適用することで、極めて良好なスイッチング特性が期待できるとともに、制御システム６００の一層の小型化やコスト低減が実現可能となる。すなわち、ＡＣ／ＤＣコンバータ６０２、インバータ６０４のそれぞれが本発明による効果を期待できるものとなり、これらのいずれか一つ、もしくは組合せ、あるいは駆動制御部６０６も含めた形態のいずれにおいても本発明の効果を期待することができる。
　なお、図１７および図１８では駆動対象としてモータ６０５を例示したが、駆動対象は必ずしも機械的に動作するものに限られず、交流電圧を必要とする多くの機器を対象とすることができる。制御システム６００においては、交流電源から電力を入力して駆動対象を駆動する限りにおいては適用が可能であり、インフラ機器（例えばビルや工場等の電力設備、通信設備、交通管制機器、上下水処理設備、システム機器、省力機器、電車など）や家電機器（例えば、冷蔵庫、洗濯機、パソコン、ＬＥＤ照明機器、映像機器、音響機器など）といった機器を対象とした駆動制御のために搭載することができる。
　本発明の半導体素子は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、とりわけ、パワーデバイスに有用である。
　１　　　　成膜装置（ミストＣＶＤ装置）
　２ａ　　　キャリアガス源
　２ｂ　　　キャリアガス（希釈）源
　３ａ　　　流量調節弁
　３ｂ　　　流量調節弁
　４　　　　ミスト発生源
　４ａ　　　原料溶液
　４ｂ　　　原料微粒子
　５　　　　容器
　５ａ　　　水
　６　　　　超音波振動子
　７　　　　成膜室
　８　　　　ホットプレート
　９　　　　供給管
　１０　　　基板
　１０１　　半導体層
　１０１ａ　ｎ－型半導体層
　１０１ｂ　ｎ＋型半導体層
　１０２　　ｐ型半導体層
　１０３　　金属層
　１０４　　絶縁体層
　１０５　　電極層
　１０５ａ　ショットキー電極（他の電極層）
　１０５ｂ　オーミック電極（電極層）
　１０６　　導電性接着層
　１０７　　導電性基板
　１０８　　下地基板
　１３１ａ　ｎ－型半導体層
　１３１ｂ　第１のｎ＋型半導体層
　１３１ｃ　第２のｎ＋型半導体層
　１３２ａ　　ｐ型半導体層
　１３４　　ゲート絶縁膜
　１３５ａ　ゲート電極
　１３５ｂ　ソース電極
　１３５ｃ　ドレイン電極
　１３６　　導電性接着層
　１３７　　導電性基板
　１４１ａ　ｎ－型半導体層
　１４１ｂ　第１のｎ＋型半導体層
　１４１ｃ　第２のｎ＋型半導体層
　１４２　　ｐ型半導体層
　１４５ａ　ゲート電極
　１４５ｂ　ソース電極
　１４５ｃ　ドレイン電極
　１４６　　導電性接着層
　１４７　　導電性基板
　４００　　半導体素子
　４０１　　半田
　４０２　　回路基板（放熱基板）
　５００　　制御システム
　５０１　　バッテリー（電源）
　５０２　　昇圧コンバータ
　５０３　　降圧コンバータ
　５０４　　インバータ
　５０５　　モータ（駆動対象）
　５０６　　駆動制御部
　５０７　　演算部
　５０８　　記憶部
　６００　　制御システム
　６０１　　三相交流電源（電源）
　６０２　　ＡＣ／ＤＣコンバータ
　６０４　　インバータ
　６０５　　モータ（駆動対象）
　６０６　　駆動制御部
　６０７　　演算部
　６０８　　記憶部

 

Claims (14)

  1. 　結晶性酸化物半導体を主成分として含む半導体層と、該半導体層上に積層されている導電性基板とを少なくとも備える積層構造体であって、
    　前記導電性基板が、第１の金属と、該第１の金属よりもヤング率の大きい第２の金属とを少なくとも含み、前記導電性基板中の前記第２の金属の質量比率が前記第１の金属の質量比率よりも大きいことを特徴とする積層構造体。
  2. 　前記第１の金属のヤング率が、１５０ＧＰａ以下である請求項１記載の積層構造体。
  3. 　前記第２の金属のヤング率が、３００ＧＰａ以上である請求項１または２に記載の積層構造体。
  4. 　前記導電性基板のヤング率が、２００ＧＰａ以上である請求項１～３のいずれかに記載の積層構造体。
  5. 　前記第１の金属が、周期律表第１１族金属である請求項１～４のいずれかに記載の積層構造体。
  6. 　前記第２の金属が、周期律表第６族金属である請求項１～５のいずれかに記載の積層構造体。
  7. 　前記導電性基板中の前記第２の金属の質量比率が６０質量％以上である請求項１～６のいずれかに記載の積層構造体。
  8. 　前記結晶性酸化物半導体が、アルミニウム、インジウムおよびガリウムから選ばれる少なくとも１種の金属を含む請求項１～７のいずれかに記載の積層構造体。
  9. 　前記結晶性酸化物半導体が、ガリウムを少なくとも含む請求項１～８のいずれかに記載の積層構造体。
  10. 　前記導電性基板の厚みが、２００μｍ以下である請求項１～９のいずれかに記載の積層構造体。
  11. 　請求項１～１０のいずれかに記載の積層構造体と、電極とを少なくとも備えることを特徴とする半導体素子。
  12. 　少なくとも半導体素子がリードフレーム、回路基板または放熱基板と接合部材によって接合されて構成される半導体装置であって、前記半導体素子が、請求項１１記載の半導体素子であることを特徴とする半導体装置。
  13. 　請求項１２記載の半導体装置を用いた電力変換装置。
  14. 　請求項１２記載の半導体装置を用いた制御システム。
     
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