TW202306179A - 半導體裝置 - Google Patents

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奥井富士雄
樋口安史
雨堤耕史
柴田英高
加藤勇次
寺井睦
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Abstract

本發明提供一種漏電流經減少的半導體裝置，其尤其可用於功率元件。 本發明之半導體裝置，至少具備n+型半導體層、配置於該n+型半導體層上的n-型半導體層、至少一部分埋入該n-型半導體層中的高電阻層、及與前述n-型半導體層形成肖特基接合的肖特基電極，其中前述n+型半導體層及前述n-型半導體層分別包含結晶性氧化物半導體作為主成分，前述高電阻層之底面與前述n+型半導體層之頂面的距離小於1.5μm，前述肖特基電極的端部位於前述高電阻層上。

Description

半導體裝置
本發明係關於可用作功率元件等的半導體裝置。
氧化鎵(Ga 2O 3)在室溫具有4.8-5.3eV這樣的寬能隙，係幾乎不會吸收可見光及紫外光的透明半導體。因此其係尤其可望用於在深紫外光線區域運作的光/電子元件或透明電子產品的材料，近年來正在開發以氧化鎵(Ga 2O 3)為基礎的光檢測器、發光二極體(LED)及電晶體(參照非專利文獻1)。若根據專利文獻3，藉由將該氧化鎵分別與銦或鋁或是其組合，作為混晶，可控制能隙，其作為InAlGaO系半導體，構成極具魅力的材料系統。此處所謂的InAlGaO系半導體係表示In XAl YGa ZO 3(0≤X≤2，0≤Y≤2，0≤Z≤2，X+Y+Z=1.5~2.5)，可將其視為內含氧化鎵的相同材料系統。
又，氧化鎵(Ga 2O 3)存在α、β、γ、σ、ε的5種結晶結構，一般而言，最穩定的結構為β-Ga 2O 3。然而，β-Ga 2O 3為β加利亞（gallia）結構，因此與一般用於電子材料等的結晶系不同，未必適合用於半導體裝置。又，β-Ga 2O 3薄膜的成長需要高的基板溫度及高的真空度，因此亦具有製造成本增加這樣的問題。又，如非專利文獻2中記載，β-Ga 2O 3中，即使是高濃度(例如1×10 19/cm 3以上)的摻雜物(Si)，在離子注入後，若不以800℃～1100℃的高溫實施退火處理，亦無法用作施體。 另一方面，α-Ga 2O 3因為具有與已通用之藍寶石基板相同的結晶結構，故適合用於光/電子元件，而且因為具有比β-Ga 2O 3更寬的能隙而對於功率元件特別有用，因此目前期待一種使用α-Ga 2O 3作為半導體的半導體裝置。
專利文獻1中揭示了一種肖特基屏障二極體，其具備由氧化鎵所構成的半導體基板、設於前述半導體基板上的由氧化鎵所構成之漂移層、與前述漂移層進行肖特基接觸的陽極電極、以及與前述半導體基板進行歐姆接觸的陰極電極，其中，前述漂移層，在平面視下，具有設於將前述陽極電極圍住之位置的外圍溝槽。又，專利文獻2揭示了一種結晶積層結構體，其具有Ga 2O 3系高電阻結晶層及雜質濃度傾斜層；該Ga 2O 3系高電阻結晶層包含Mg及離子注入損傷，其厚度在750nm以下；該雜質濃度傾斜層中，前述Mg濃度低於前述Ga 2O 3系高電阻結晶層，前述Mg的濃度在深度方向上傾斜，且其在前述Ga 2O 3系高電阻結晶層下方的厚度為100nm以上。 然而，專利文獻1或2記載的半導體裝置中，在肖特基電極端部附近或肖特基電極與高電阻結晶層之界面中的漏電流成為問題，並無法得到在實用上滿足可作為半導體裝置的製品。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2019-050290號公報 [專利文獻2]日本專利第6344718號 [專利文獻3]國際公開第2014/050793號
[非專利文獻] [非專利文獻1] Jun Liang Zhao et al, “UV and Visible Electroluminescence From a Sn:Ga2O3/n+－Si Heterojunction by Metal－Organic Chemical Vapor Deposition”,IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, NO.5 MAY 2011 [非專利文獻2] Kohei Sasaki et al, “Si-Ion Implantation Doping in β－Ga2O3 an d Its Application to Fabrication of Low－Resistance Ohmic Contacts”, Applied Physics Express 6 (2013) 086502
[發明所欲解決之課題]
本發明之目的在於提供一種漏電流經抑制的半導體裝置。 [解決課題之手段]
本案發明人為了達成上述目的而詳細研究的結果，發現一種半導體裝置，其至少具備：n+型半導體層、配置於該n+型半導體層上的n-型半導體層、至少一部分埋入該n-型半導體層中的高電阻層、及肖特基電極，該半導體裝置之特徵為：前述n+型半導體層及前述n-型半導體層分別包含結晶性氧化物半導體作為主成分，前述高電阻層之底面與前述n+型半導體層之頂面之距離小於1.5μm，前述肖特基電極的端部位於前述高電阻層上，這樣的半導體裝置可降低漏電流，並發現如此所得之半導體裝置可解決上述以往的問題。 又，本案發明人得到上述見解後，進一步反覆研究而完成本發明。
亦即，本發明係關於以下的發明。 [1]一種半導體裝置，至少具備：n+型半導體層、配置於該n+型半導體層上的n-型半導體層、至少一部分埋入該n-型半導體層中的高電阻層、以及與前述n-型半導體層形成肖特基接合的肖特基電極，其中， 前述n+型半導體層及前述n-型半導體層分別包含結晶性氧化物半導體作為主成分，前述高電阻層之底面與前述n+型半導體層之頂面的距離小於1.5μm。 [2]如前述[1]之半導體裝置，其中前述結晶性氧化物半導體包含選自鋁、銦及鎵中的1種或2種以上的金屬。 [3]如前述[1]或[2]之半導體裝置，其中前述結晶性氧化物半導體至少含鎵。 [4]如前述[1]至[3]中任一項之半導體裝置，其中前述結晶性氧化物半導體具有剛玉結構或β-gallia結構。 [5]如前述[1]至[4]中任一項之半導體裝置，其中前述高電阻層之底面與前述n+型半導體層之頂面的距離為1.0μm以下。 [6]如前述[1]至[5]中任一項之半導體裝置，其中前述高電阻層之底面與前述n+型半導體層之頂面為相同高度，或是位於比前述n+型半導體層之頂面更下側。 [7]如前述[1]至[6]中任一項之半導體裝置，其中前述高電阻層包含SiO 2。 [8]如前述[1]至[7]中任一項之半導體裝置，其更具有形成於前述n-型半導體層上的絕緣體層，前述肖特基電極的端部位於前述絕緣體層上。 [9]如前述[1]至[8]中任一項之半導體裝置，其中前述高電阻層具有位於前述半導體裝置內側的第1區域與位於前述半導體裝置外側的第2區域，前述第1區域之底面與前述n+型半導體層之頂面的距離小於1.5μm，前述第2區域之底面位於比前述第1區域之底面更上側。 [10] 如前述[1]至[10]中任一項之半導體裝置，其更具有鈍化膜，覆蓋前述肖特基電極之外端部與前述n-半導體層表面的至少一部分。 [11] 如前述[1]至[10]中任一項之半導體裝置，其為二極體。 [12] 如前述[1]至[11]中任一項之半導體裝置，其為功率元件。 [13]　一種電力轉換裝置，其係使用如前述[1]至[12]中任一項之半導體裝置。 [14] 一種控制系統，其係使用如前述[1]至[12]中任一項之半導體裝置。 [發明之效果]
根據本發明，可抑制半導體裝置的漏電流。
本發明的半導體裝置，至少具備n+型半導體層、配置於該n+型半導體層上的n-型半導體層、至少一部分埋入該n-型半導體層中的高電阻層、及與前述n-型半導體層形成肖特基接合的肖特基電極，該半導體裝置的特徵為：前述n+型半導體層及前述n-型半導體層分別包含結晶性氧化物半導體作為主成分，前述高電阻層之底面與前述n+型半導體層之頂面之間的距離小於1.5μm。
前述n+型半導體層，只要是載子密度比前述n-型半導體層大，且包含結晶性氧化物半導體作為主成分的半導體層，則無特別限定。作為前述結晶性氧化物半導體，可列舉例如：包含選自鋁、鎵、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥中的1種或2種以上之金屬的金屬氧化物等。本發明的實施態樣中，前述結晶性氧化物半導體較佳係含有選自鋁、銦及鎵中的至少一種金屬，更佳為至少含鎵，最佳為α-Ga 2O 3或其混晶。根據本發明的實施態樣，即使是使用例如氧化鎵或其混晶等能隙大的半導體的情況，亦可良好地降低漏電流。前述結晶性氧化物半導體層的結晶結構，只要不阻礙本發明之目的則無特別限定。作為前述結晶性氧化物半導體層的結晶結構，可列舉例如：剛玉結構、β-gallia結構、六方晶結構(例如ε型結構等)、直方晶結構(例如κ型結構等)、立方晶結構或正方晶結構等。本發明的實施態樣中，前述結晶性氧化物半導體較佳為具有剛玉結構、β-gallia結構或六方晶結構(例如ε型結構等)，更佳為具有剛玉結構。另外，所謂的「主成分」，係以原子比計，相對於前述n+型半導體層的所有成分，較佳為含有50%以上的前述結晶性氧化物半導體，更佳為含有70%以上，再更佳為含有90%以上，亦可為100%。又，前述n+型半導體層的厚度並無特別限定，可為1μm以下，亦可為1μm以上，但本發明的實施態樣中，前述n+型半導體層的厚度較佳為1μm以上，更佳為3μm以上。前述半導體膜的平面視的面積並無特別限定，可為1mm 2以上，亦可為1mm 2以下，但較佳為10mm 2～300cm 2，更佳為100mm 2～100cm 2。又，前述n+半導體層通常為單晶，亦可為多晶。前述半導體層的載子密度可藉由調整摻雜量來適當設定。
前述n+型半導體層較佳係含有摻雜物。前述摻雜物並無特別限定，可為習知者。本發明的實施型態中，尤其是前述半導體層以含鎵之結晶性氧化物半導體作為主成分的情況，作為前述摻雜物的較佳例，可列舉例如：錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物。本發明的實施態樣中，前述n型摻雜物較佳為Sn、Ge或Si。摻雜物的含量，在前述半導體層的組成中，較佳為0.00001原子%以上，更佳為0.00001原子%~20原子%，最佳為0.00001原子%~10原子%。更具體而言，摻雜物的濃度通常亦可為約1×10 16/cm 3~1×10 22/cm 3。本發明的實施態樣中，亦可以約1×10 20/cm 3以上的高濃度含有摻雜物。本發明的實施態樣中，較佳係以1×10 17/cm 3以上的載子濃度含有摻雜物。
前述n-型半導體層，只要是載子密度小於前述n+型半導體層且包含結晶性氧化物半導體作為主成分的半導體層，則無特別限定。作為前述結晶性氧化物半導體，可列舉例如：包含選自鋁、鎵、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥的1種或2種以上之金屬的金屬氧化物等。本發明的實施態樣中，前述結晶性氧化物半導體較佳係含有選自鋁、銦及鎵的至少一種金屬，更佳係至少含鎵，最佳為α-Ga 2O 3或其混晶。另外，本發明的實施態樣中，作為前述n+型半導體層之主成分的前述結晶性氧化物半導體與作為前述n-型半導體層之主成分的前述結晶性氧化物半導體可相同亦可不同。前述結晶性氧化物半體的結晶結構，只要不阻礙本發明之目的，則無特別限定。作為前述結晶性氧化物半導體的結晶結構，可列舉例如：剛玉結構、β-gallia結構、六方晶結構(例如ε型結構等)、直方晶結構(例如κ型結構等)、立方晶結構或正方晶結構等。本發明的實施態樣中，前述結晶性氧化物半導體較佳係具有剛玉結構、β-gallia結構或六方晶結構(例如ε型結構等)，更佳係具有剛玉結構。另外，所謂的「主成分」，係以原子比計，相對於前述n-型半導體層的所有成分，較佳為含有50%以上的前述結晶性氧化物半導體、更佳為70%以上，再更佳為90%以上，亦可為100%。又，前述n-型半導體層的厚度並無特別限定，可為1μm以下，亦可為1μm以上，但本發明的實施態樣中，較佳為3μm以上。前述半導體膜在平面視下的面積並無特別限定，可為1mm 2以上，亦可為1mm 2以下，但較佳為10mm 2~300cm 2，更佳為100mm 2~100cm 2。又，前述半導體層通常為單晶，亦可為多晶。前述半導體層的載子密度可藉由調節摻雜量來適當設定。
前述n-型半導體層中亦可包含摻雜物。前述摻雜物並無特別限定，可為習知者。本發明的實施型態中，特別是前述半導體層以含鎵之結晶性氧化物半導體作為主成分的情況，作為前述摻雜物的較佳例，可列舉例如：錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物。本發明的實施態樣中，前述n型摻雜物較佳為Sn、Ge或Si。摻雜物的含量，在前述半導體層的組成中，較佳為0.00001原子%以上，更佳為0.00001原子%~20原子%，最佳為0.00001原子%~10原子%。更具體而言，摻雜物的濃度通常可為約1×10 16/cm 3~1×10 22/cm 3，又亦可使摻雜物的濃度為例如約1×10 17/cm 3以下的低濃度。
前述高電阻層，只要是前述高電阻層的至少一部分埋入前述n型半導體層之中者，則無特別限定。前述高電阻層通常具有1.0×10 6Ω･cm以上的電阻。本發明的實施態樣中，前述高電阻層的電阻較佳為1.0×10 10Ω･cm以上，前述高電阻層的電阻更佳為1.0×10 12Ω･cm以上。前述電阻，可藉由在前述高電阻層上形成測量用的電極並流入電流以進行測量。前述電阻的上限並無特別限定。前述電阻的上限較佳為1.0×10 15Ω･cm，更佳為1.0×10 14Ω･cm。前述高電阻層的構成材料，只要不阻礙本發明之目的則無特別限定。本發明的實施態樣中，前述高電阻層較佳為絕緣體層。此情況中，作為前述高電阻層之構成材料，可列舉例如：SiO 2、添加磷的SiO 2(PSG)、添加硼的SiO 2、添加磷-硼的SiO 2(BPSG)。前述高電阻層的形成手段，可列舉例如：CVD法、大氣壓CVD法、電漿CVD法、霧化CVD法等。本發明的實施態樣中，前述高電阻層的形成手段較佳為霧化CVD法或大氣壓CVD法。又，本發明的實施態樣中，前述高電阻層的主成分為前述結晶性氧化物半導體亦較佳。前述高電阻層的主成分為前述結晶性氧化物半導體時，前述高電阻層包含p型摻雜物亦較佳。作為前述p型摻雜物，可列舉例如：鎂、鈣、鋅等。
前述高電阻層之底面與前述n+型半導體層之頂面之距離只要小於1.5μm，則無特別限定。本發明的實施態樣中，前述高電阻層之底面與前述n+型半導體層之頂面之距離較佳為1.0μm以下，更佳為0.5μm以下。又，本發明的實施態樣中，前述高電阻層的底面與前述n+型半導體層和前述n-型半導體層的界面為相同高度，或是位於比前述n+型半導體層和前述n-型半導體層的界面更下側。藉由形成這種較佳的構成，可實現進一步降低了漏電流的前述半導體裝置。又，如上所述，藉由使前述高電阻層的底面與前述n+型半導體層和前述n-型半導體層的界面為相同高度，或使其位於比前述n+型半導體層和前述n-型半導體層的界面更下側，藉此可使前述半導體裝置更加小型化。又，本發明的實施態樣中，前述高電阻層具有位於前述半導體層內側的第1區域與位於前述半導體裝置外側的第2區域，前述第1區域之底面與前述n+型半導體層之頂面的距離小於1.5μm，且前述第2區域之底面位於比前述第1區域之底面更上側亦較佳。
前述n+型半導體層及n-型半導體層（以下稱為「半導體層」或「半導體膜」）可使用習知手段形成。作為前述半導體層的形成手段，可列舉例如：CVD法、MOCVD法、MOVPE法、霧化CVD法、霧化/磊晶法、MBE法、HVPE法、脈衝成長法或ALD法等。本發明的實施態樣中，前述半導體層的形成手段較佳為MOCVD法、霧化CVD法、霧化/磊晶法或HVPE法，更佳為霧化CVD法或霧化/磊晶法。前述的霧化CVD法或霧化/磊晶法中，例如使用圖5所示的霧化CVD裝置，將原料溶液霧化(霧化步驟)，使液滴飄浮，霧化後以載氣載持所得之霧化液滴而將其運送至基體上(運送步驟)，然後在前述基體附近使前述霧化液滴進行熱反應，藉此在基體上積層含有結晶性氧化物半導體作為主成分的半導體膜(成膜步驟)，藉此形成前述半導體層。
(霧化步驟) 霧化步驟係將前述原料溶液霧化。前述原料溶液的霧化手段，只要可將前述原料溶液霧化則未特別限定，可為習知的手段，本發明的實施態樣中較佳為使用超音波的霧化手段。使用超音波所得之霧化液滴，初速度為零而飄浮在空中，因而較佳，例如並非以噴霧的方式吹附，而是能夠飄浮在空間中作為氣體運送的霧氣，因此不會因衝撞的能量造成損傷而極佳。液滴尺寸並未特別限定，可為數mm左右的液滴，較佳為50μm以下，更佳為100nm～10μm。
(原料溶液) 前述原料溶液只要包含可霧化或液滴化而能夠形成半導體膜的原料則未特別限定，可為無機材料，亦可為有機材料。本發明的實施態樣中，前述原料較佳為金屬或金屬化合物，更佳為包含選自鋁、鎵、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥中的1種或2種以上的金屬。
本發明的實施態樣中，作為前述原料溶液可優選地使用以錯合物或鹽的型態使前述金屬溶解或分散於有機溶劑或水而成者。作為錯合物的型態，可列舉例如：乙醯丙酮錯合物、羰基錯合物、氨錯合物、氫化物錯合物等。作為鹽的型態，可列舉例如：有機金屬鹽(例如乙酸金屬鹽、乙二酸金屬鹽、檸檬酸金屬鹽等)、硫化金屬鹽、硝化金屬鹽、磷氧化金屬鹽、鹵化金屬鹽(例如氯化金屬鹽、溴化金屬鹽、碘化金屬鹽等)等。
又，前述原料溶液中較佳係混合氫鹵酸或氧化劑等添加劑。作為前述氫鹵酸，可列舉例如：氫溴酸、鹽酸、氫碘酸等，其中，從可更有效率地抑制異常粒子產生的理由來看，較佳為氫溴酸或氫碘酸。作為前述氧化劑，可列舉例如：過氧化氫(H 2O 2)、過氧化鈉(Na 2O 2)、過氧化鋇(BaO 2)、過氧化苯甲醯(C 6H 5CO) 2O 2等的過氧化物、次氯酸(HClO)、過氯酸、硝酸、臭氧水、過乙酸或硝基苯等有機過氧化物等。
前述原料溶液中亦可包含摻雜物。藉由使原料溶液包含摻雜物，可良好地進行摻雜。前述摻雜物只要不阻礙本發明之目的即未特別限定。作為前述摻雜物，可列舉例如：錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物、或Mg、H、Li、Na、K、Rb、Cs、Fr、Be、Ca、Sr、Ba、Ra、Mn、Fe、Co、Ni、Pd、Cu、Ag、Au、Zn、Cd、Hg、Ti、Pb、N、或P等p型摻雜物等。前述摻雜物的含量可藉由使用校正曲線來適當設定，該校正曲線顯示摻雜物在原料中的濃度相對於預期載子密度的關係。
原料溶液的溶劑並未特別限定，可為水的無機溶劑，亦可為醇等有機溶劑，亦可為無機溶劑與有機溶劑的混合溶劑。本發明的實施態樣中，前述溶劑較佳為含水，更佳為水或水與醇的混合溶劑。
(運送步驟) 運送步驟中，以載氣載持前述霧化液滴而將其運送至成膜室內。作為前述載氣，只要不阻礙本發明之目的即未特別限定，作為較佳例，可列舉例如：氧、臭氧、氮或氬等非活性氣體、氫氣或合成氣體等還原氣體等。又，載氣的種類可為1種，亦可為2種以上，亦可進一步使用降低流量的稀釋氣體(例如10倍稀釋氣體等)等以作為第2載氣。又，載氣的供給處可不僅為1處而為2處以上。載氣的流量並未特別限定，較加為0.01～20L/分鐘，更佳為1至10L/分鐘。稀釋氣體的情況中，稀釋氣體的流量較佳為0.001～2L/分鐘，更佳為0.1至1L/分鐘。
(成膜步驟) 成膜步驟中，藉由在前述基體附近使前述霧化液滴進行熱反應，而在基體上使前述半導體膜成膜。熱反應只要係以熱使前述霧化液滴反應即可，反應條件等只要不阻礙本發明之目的則未特別限定。本步驟中，通常係以溶劑的蒸發溫度以上的溫度使前述熱反應進行，較佳為不太高的溫度(例如1000℃)以下，更佳為650℃以下，最佳為300℃～650℃。又，熱反應只要不阻礙本發明之目的，則可在真空下、非氧環境下(例如非活性氣體環境下等)、還原氣體環境下及氧環境下的任一環境下進行，但較佳係在非活性氣體環境下或氧環境下進行。又，可在大氣壓下、加壓下及減壓下的任一條件下進行，本發明的實施態樣中，較佳係在大氣壓下進行。另外，膜厚可藉由調整成膜時間來設定。
(基體) 前述基體只要可支撐前述半導體膜則未特別限定。前述基體的材料，只要不阻礙本發明之目的即未特別限定，可為習知的基體，亦可為有機化合物，亦可為無機化合物。前述基體的形狀可為任何形狀，對於所有形狀皆有效，可列舉例如：平板或圓板等板狀、纖維狀、棒狀、圓柱狀、角柱狀、筒狀、螺旋狀、球狀、環狀等，本發明的實施態樣中較佳為基板。基板的厚度在本發明的實施態樣中並未特別限定。
前述基板只要為板狀且成為前述半導體膜的支撐體則未特別限定。可為絕緣體基板，亦可為半導體基板，亦可為金屬基板或導電性基板，但前述基板較佳為絕緣體基板，又，表面具有金屬膜的基板亦較佳。作為前述基板，可列舉例如：包含具有剛玉結構的基板材料作為主成分的底層基板、或是包含具有β-gallia結構的基板材料作為主成分的底層基板、包含具有六方晶結構之基板材料作為主成分的底層基板等。此處，「主成分」係指以原子比計，相對於基板材料的所有成分，較佳為包含50%以上的具有前述特定結晶結構之基板材料，更佳為包含70%以上，再佳為包含90%以上，亦可為100%。
基板材料只要不阻礙本發明之目的即未特別限定，可為習知者。作為前述具有剛玉結構的基板材料，可較佳地列舉例如：α-Al 2O 3(藍寶石基板)或α-Ga 2O 3，並可舉出a面藍寶石基板、m面藍寶石基板、r面藍寶石基板、c面藍寶石基板或α型氧化鎵基板(a面、m面或r面)等作為更佳的例子。以具有β-gallia結構的基板材料作為主成分的底層基板，可列舉例如：β-Ga 2O 3基板、或是包含Ga 2O 3與Al 2O 3且Al 2O 3多於0wt%且在60wt%以下的混晶體基板等。又，以具有六方晶結構的基板材料作為主成分的底層基板，可列舉例如：SiC基板、ZnO基板、GaN基板等。
本發明的實施態樣中，亦可在前述成膜步驟後進行退火處理。退火的處理溫度只要不阻礙本發明之目的即未特別限定，通常為300℃～650℃，較佳為350℃～550℃。又，退火的處理時間通常為1分鐘～48小時，較佳為10分鐘～24小時，更佳為30分鐘至12小時。另外，退火處理只要不阻礙本發明之目的則亦可在任何環境下進行。可在非氧環境下，亦可在氧環境下。作為非氧環境，可列舉例如：非活性氣體環境(例如氮氣環境)或還原氣體環境等，本發明的實施態樣中較佳係在非活性氣體環境下，更佳係在氮氣環境下。
又，本發明的實施態樣中，亦可在前述基體上直接設置前述半導體膜，亦可隔著應力緩和層(例如緩衝層、ELO層等)、剝離犠牲層等其他層設置前述半導體膜。各層的形成手段並未特別限定，亦可為習知的手段，但本發明的實施態樣中較佳為霧化CVD法。
本發明的實施態樣中，可將前述半導體膜在使用習知手段從前述基體等剝離等之後作為前述半導體層而用於半導體裝置，亦可將其直接作為前述半導體層用於半導體裝置。
前述肖特基電極，只要可與前述n-型半導體層之間形成肖特基接合，則無特別限定。前述肖特基電極的構成材料可為導電性無機材料，亦可為導電性有機材料。本發明的實施態樣中，前述肖特基電極的構成材料較佳為金屬。作為前述金屬，較佳可列舉例如：選自週期表第4族~第10族的至少一種金屬。作為週期表第4族的金屬，可列舉例如：鈦(Ti)、鋯(Zr)、鉿(Hf)等。作為週期表第5族的金屬，可列舉例如：釩(V)、鈮(Nb)、鉭(Ta)。作為週期表第6族的金屬，可列舉例如：鉻(Cr)、鉬(Mo)及鎢(W)。作為週期表第7族的金屬，可列舉例如：錳(Mn)、鎝(Tc)、錸(Re)。作為週期表第8族的金屬，可列舉例如：鐵(Fe)、釕(Ru)、鋨(Os)。作為週期表第9族的金屬，可列舉例如：鈷(Co)、銠(Rh)、銥(Ir)。作為週期表第10族的金屬，可列舉例如：鎳(Ni)、鈀(Pd)、鉑(Pt)。前述肖特基電極的厚度並無特別限定，較佳為0.1nm~10μm，更佳為5nm~500nm，最佳為10nm~200nm。本發明的實施態樣中，前述肖特基電極亦可包含設於前述n-型半導體層上的第1電極層與設於前述第1電極層上的第2電極層。另外，本發明的實施態樣中，第1電極層的層厚較佳係比第2電極層的層厚更薄。又，本發明的實施態樣中，前述第1電極層的功函數較佳係大於前述第2電極層的功函數。藉由使第1電極層形成這種較佳的構成，不僅可得到肖特基特性更優良的半導體裝置，亦可更良好地展現提升反向耐壓之效果。又，本發明的實施態樣中，前述肖特基電極可為單層，亦可由2層以上的金屬層所構成。
前述肖特基電極的形成手段並無特別限定，可為習知的手段。作為前述肖特基電極的形成手段，具體可列舉例如：乾式法或濕式法等。作為乾式法，可列舉例如：濺鍍、真空蒸鍍、CVD等。作為濕式法，可列舉例如：網版印刷及模塗布等。
本發明的實施態樣中，前述半導體裝置更具有形成於前述n-型半導體層上的絕緣體層，前述肖特基電極的端部位於前述絕緣體層上亦較佳。前述絕緣體層的構成材料，只要不阻礙本發明之目的，則無特別限定，亦可為習知的材料。作為前述絕緣體層，可列舉例如：SiO 2膜、添加磷之SiO 2膜(PSG膜)、添加硼之SiO 2膜，添加磷-硼之SiO 2膜(BPSG膜)等。作為前述絕緣體層的形成手段，可列舉例如：CVD法、大氣壓CVD法、電漿CVD法、霧化CVD法等。本發明的實施態樣中，前述絕緣體層的形成手段較佳為霧化CVD法或大氣壓CVD法。又，本發明的實施態樣中，前述半導體裝置如圖17所示，形成覆蓋前述肖特基電極之外端部與前述n-型半導體層表面之至少一部分的鈍化膜亦較佳。藉由形成這種較佳的構成，可更良好地抑制前述半導體裝置的漏電流。前述鈍化膜的構成材料及形成手段亦可與前述絕緣體層相同。
本發明的半導體裝置可用於各種半導體元件，尤其可用於功率元件。又，半導體元件可分類為橫向型元件(橫型裝置)與縱向型元件(縱型裝置)，該橫向型元件係在半導體層的單面側形成有電極而電流在半導體層之膜厚方向與膜平面之面內方向上流動，該縱向型元件係在半導體層的表面與背面兩側分別具有電極而電流在半導體層的膜厚方向上流動；本發明的實施態樣中，無論是橫向型元件或是縱向型元件皆可適用前述半導體元件，但其中較佳係用於縱向型元件。前述半導體元件，可列舉例如：肖特基屏障二極體(SBD)、接面屏障肖特基二極體(JBS)、金屬半導體場效電晶體(MESFET)、金屬絕緣膜半導體場效電晶體(MISFET)、金屬氧化物半導體場效電晶體(MOSFET)、高電子移動率電晶體(HEMT)或發光二極體等。本發明的實施態樣中，前述半導體裝置較佳為二極體，更佳為肖特基屏障二極體(SBD)。
以下，使用圖式說明前述半導體裝置的較佳例，但本發明不限於此等實施態樣。另外，以下例示之半導體裝置中，只要不阻礙本發明之目的，亦可更包含其他層(例如絕緣體層、半絕緣體層、導體層、半導體層、緩衝層或其他中間層等)等，又亦可適當省略緩衝層(buffer layer)等。
圖1係顯示本發明的較佳實施態樣之一的肖特基屏障二極體(SBD)的主要部分。圖1的SBD具備歐姆電極102、n+型半導體層101b、n-型半導體層101a、高電阻層106及肖特基電極103。 圖1的半導體裝置中，前述高電阻層106的底面與前述n+型半導體層101b的頂面之間的距離d小於1.5μm。藉由形成這樣的構成，可良好地降低前述半導體裝置的漏電流。又，本發明的實施態樣中，前述高電阻層106之側面的至少一部分具有厚度從前述肖特基電極103側朝向前述歐姆電極102側減少的楔形亦較佳。藉由形成這種較佳的結構，可更良好地緩和表面電場集中。又，作為肖特基電極及/或歐姆電極的構成材料，可列舉例如：例示為前述肖特基電極之構成材料的上述金屬等。圖1之各層的形成手段，只要不阻礙本發明之目的，則無特別限定，亦可為習知的手段。可列舉例如：藉由真空蒸鍍法、CVD法、濺鍍法或各種塗布技術成膜後，藉由光微影法進行圖案化的手段或使用印刷技術等直接進行圖案化的手段等。
為了確認本發明之實施態樣的效果，對於圖1所示之半導體裝置進行模擬。假設使用α-Ga 2O 3作為n+型半導體層及n-型半導體層並且使用SiO 2作為高電阻層的情況以進行模擬。前述高電阻層的底面與前述n+型半導體層的頂面之間的距離d為1.5μm、1.0μm、0.5μm及0μm時的電位分布之模擬結果(反向電壓：600V)(等電位線係以紅線表示，間隔為60V)顯示於圖6。前述高電阻層的底面與前述n+型半導體層的頂面之間的距離d為1.5μm、1.0μm、0.5μm及0μm之情況的電流密度的模擬結果顯示於圖7。從圖6及圖7明確得知，距離d小於1.5μm時，肖特基電極與高電阻層端部的電流密度大幅降低。又得知距離d在1.0以下的情況、0.5以下的情況可得到更優良的漏電流降低效果。
另外，使用氧化鎵作為前述n-型半導體層的情況及使用SiC或GaN作為n-型半導體層的情況中，計算因為前述高電阻層之側面與前述n-型半導體層之側面的界面缺陷而產生的缺陷電流並進行比較，結果顯示於表1。假設因側面之空乏層內缺陷所產生之電流與本質載子密度成正比，考量各材料的能隙，從本質載子密度的比求出。另外，表1的各數值係表示將4H-SiC之情況中的缺陷電流大小設為1時的缺陷電流大小。從表1明確得知，使用氧化鎵作為前述n-型半導體層時，相較於使用SiC或GaN作為前述n-型半導體層的情況，因為前述高電阻層之側面與前述n-型半導體層之側面的界面缺陷所產生之缺陷電流大幅降低。亦即，如圖1所示，高電阻層埋入n-型半導體層中的結構，尤其更適合使用了氧化鎵的半導體裝置。又，相較於使用β-Ga 2O 3作為前述n-型半導體層的情況，使用α-Ga 2O 3的情況中，因前述界面之缺陷所產生之漏電流進一步降低。
[表1]
  4H-SiC GaN β-Ga 2O 3 α-Ga 2O 3
常溫(300K) 1 4×10 -2 2×10 -12 3×10 -19
443K 1 1×10 -1 3×10 -9 8×10 -14
※顯示將4H-SiC之情況的缺陷電流大小設為1時的缺陷電流大小。
以下使用製造圖1之半導體裝置的較佳例更詳細說明本發明。
圖2(a)中顯示在歐姆電極102上依序形成n+型半導體層101b及n-型半導體層101a且在前述n-型半導體層101a中形成有溝槽的積層體。前述溝槽係使用習知的蝕刻方法等形成。此處，在形成前述溝槽時，係以前述溝槽底面與前述n+型半導體層101b的頂面之間的距離小於1.5μm的方式形成溝槽。接著，在圖2(a)的積層體上形成高電阻層106，得到圖2(b)的積層體。此處，在形成前述高電阻層106後，亦可使用CMP等研磨前述n-型半導體層及/或前述高電阻層106的表面。另外，作為前述高電阻層106的形成方法，可列舉例如：濺鍍法、真空蒸鍍法、塗布法、CVD法、大氣壓CVD法、電漿CVD法、霧化CVD法。接著在圖2(b)的積層體上使用前述乾式法或前述濕式法及光微影法形成肖特基電極103，得到圖2(c)的積層體。以上述方法所得之半導體裝置，前述高電阻層106的底面與前述n-型半導體層101b的頂面之間的距離小於1.5μm。根據這樣的構成，可良好地降低前述半導體裝置的漏電流。
圖3係顯示本發明之另一較佳實施態樣之一的肖特基屏障二極體(SBD)的主要部分。圖3的SBD更具有絕緣體層104，肖特基電極103的端部位於前述絕緣體層104上，此點與圖1的SBD不同。藉由形成這種構成，可使半導體裝置的耐壓特性更為優良。圖3之各層的形成手段，只要不阻礙本發明之目的則無特別限定，亦可為習知手段。可列舉例如：在藉由真空蒸鍍法、CVD法、濺鍍法或各種塗布技術成膜後，藉由光微影法進行圖案化的手段、或是使用印刷技術等直接進形圖案化的手段等。
圖4係顯示本發明之另一較佳實施態樣之一的肖特基屏障二極體(SBD)的主要部分。圖4的SBD中，高電阻層106中具有位於前述半導體裝置內側的第1區域106a與位於前述半導體裝置外側的第2區域106b，前述第1區域106a的底面與前述n+型半導體層101b之間的距離小於1.5μm（此圖4中，將該距離描繪為零）、前述第2區域106b的底面位於比前述第1區域的底面更上側，此點與圖1的SBD不同。圖4之各層的形成手段只要不阻礙本發明之目的，則無特別限定，可為習知的手段。可列舉例如：在藉由真空蒸鍍法、CVD法、濺鍍法或各種塗布技術成膜後，再以光微影法進行圖案化的手段、或是使用印刷技術等直接進形圖案化的手段等。
圖12係顯示本發明之另一較佳實施態樣之一的肖特基屏障二極體(SBD)的主要部分。圖12的SBD中，在高電阻層106與n-型半導體層101a之間形成有高電阻層107，此點與圖1的SBD不同。另外，圖12的SBD中，作為前述高電阻層106，例如可使用在氧化物半導體中摻雜雜質而成的高電阻層。此氧化物半導體，係以101a的n-層半導體之結晶結構為基礎而形成的磊晶膜。藉由形成這樣的構成，可減少容易在高電阻層與n-半導體層之界面產生的缺陷，可使半導體裝置進一步高耐壓化。圖12的107層以外的各層之形成手段，只要不阻礙本發明之目的，並無特別限定，亦可為習知手段。可列舉例如：藉由真空蒸鍍法、CVD法、濺鍍法、各種塗布技術成膜後，使用光微影法進行圖案化的手段、或是使用印刷技術等直接進形圖案化的手段等。又，圖17係顯示本發明之另一較佳實施態樣之一的肖特基屏障二極體(SBD)的主要部分。圖17的SBD具備覆蓋n-型半導體層101a表面的至少一部分與肖特基電極103之外端部的鈍化膜108，此點與圖1的SBD不同。藉由形成這種較佳的構成，可進一步減少施加反向電壓時的漏電流。另外，本發明的實施態樣中，在平面視下，前述鈍化膜108覆蓋高電阻層106的至少一部分，更佳係覆蓋高電阻層106的外端部。又，本發明的實施態樣中，更佳係在平面視下前述鈍化膜108覆蓋半導體層101a表面直到外端部。
前述半導體裝置尤其可用於功率元件。作為前述半導體裝置，可列舉例如：二極體(例如PN二極體、肖特基屏障二極體、接面屏障肖特基二極體等)或電晶體(例如MOSFET、MESFET等)等。
上述本發明的實施態樣之半導體裝置，為了發揮上述功能，可應用於反向器或轉換器等電力轉換裝置。更具體而言，可用作係為內置在反向器或轉換器中的二極體、開關元件的閘流體、功率電晶體、IGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)等。圖8係顯示使用本發明的實施態樣之半導體裝置的控制系統之一例的區塊構成圖，圖9係該控制系統的電路圖，其係尤其適合搭載於電動車(Electric Vehicle)的控制系統。
如圖8所示，控制系統500具有電池(電源)501、升壓轉換器502、降壓轉換器503、反向器504、馬達(驅動對象)505、驅動控制部506，此等搭載於電動車。電池501係由例如鎳氫電池或鋰離子電池等蓄電池所構成，藉由充電站的充電或減速時的再生能量等而儲存電力，可輸出電動車的運行系統及電氣系統的運作所必要的直流電壓。升壓轉換器502，例如搭載了截波電路的電壓轉換裝置，藉由截波電路的開關運作將從電池501供給的例如200V的直流電壓升壓至例如650V，而可輸出至馬達等的運行系統。降壓轉換器503亦相同地為搭載了截波電路的電壓轉換裝置，但將從電池501供給的例如200V的直流電壓降壓至例如12V左右，藉此可輸出至包含電動窗、動力轉向或車載電力設備等電氣系統。
反向器504，藉由開關運作將從升壓轉換器502供給的直流電壓轉換成三相的交流電壓而輸出至馬達505。馬達505構成電動車的運行系統的三相交流馬達，藉由從反向器504輸出的三相交流電壓而進行旋轉驅動，再通過未圖示的傳動裝置(transmission)等，將其旋轉驅動力傳遞至電動車的車輪。
另一方面，使用圖中未顯示的各種感測器，從運行中的電動車量測車輪的旋轉數、扭矩、油門的踩踏量(加速量)等實測值，此等的量測信號輸入驅動控制部506。又同時，反向器504的輸出電壓值亦輸入驅動控制部506。驅動控制部506具有具備中央處理器(CPU，Central Processing Unit)等演算部及記憶體等資料保存部的控制器之功能，使用所輸入之量測信號生成控制信號，作為回饋信號而輸出至反向器504，藉此以開關元件控制開關運作。藉此瞬間修正反向器504給予馬達505的交流電壓，而可正確地執行電動車的運轉控制，實現電動車安全、舒適的運作。另外，藉由將來自驅動控制部506的回饋信號給予升壓轉換器502，亦可控制輸出至反向器504的電壓。
圖9係去除了圖8中的降壓轉換器503的電路構成，亦即僅顯示用以驅動馬達505之構成的電路構成。如該圖所示，本發明的半導體裝置，例如作為肖特基屏障二極體而用於升壓轉換器502及反向器504，藉此應用於開關控制。在升壓轉換器502中，組裝至截波電路而進行截波控制，又在反向器504中組裝至包含IGBT的開關電路以進行開關控制。另外，在電池501的輸出中透過電感器(線圈等)達到電流的穩定化，又分別在電池501、升壓轉換器502、反向器504之間隔著電容器(電解電容器等)，藉此達成電壓的穩定化。
又，圖9中如點線所示，驅動控制部506內設有由中央處理器(CPU，Central　Processing Unit)所構成之演算部507與由非揮發性記憶體所構成之記憶部508。輸入驅動控制部506的信號發送至演算部507，進行必要的演算，藉此生成與各半導體元件對應的回饋信號。又，記憶部508暫存由演算部507而來的演算結果，或是以表格的形式儲存驅動控制所需之物理常數及函數等，並適當輸出至演算部507。演算部507及記憶部508可採用習知的構成，其處理能力等亦可任意選定。
如圖8或圖9所示，控制系統500中，升壓轉換器502、降壓轉換器503、反向器504的開關運作中，使用作為二極體或開關元件的閘流體、功率電晶體、IGBT、MOSFET等。藉由在此等的半導體元件中，使用氧化鎵(Ga 2O 3)、尤其是剛玉型氧化鎵(α-Ga 2O 3)作為其材料，可大幅提升開關特性。再者，藉由應用本發明之半導體裝置等，可期待極佳的開關特性，而可實現控制系統500的更加小型化及成本降低。亦即，升壓轉換器502、降壓轉換器503、反向器504皆可期待本發明之效果，此等任一者或任意二者以上的組合，或是亦包含驅動控制部506之型態的任一者，皆可期待本發明的效果。 另外，上述的控制系統500，不僅可將本發明的半導體裝置應用於電動車的控制系統，亦可應用於將來自直流電源的電力進行升壓/降壓，或是從直流進行電力轉換而成為交流之類的所有用途的控制系統。又，亦可使用太陽能電池等電源作為電池。
圖10係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的區塊構成圖。圖11係相同控制系統的電路圖，其係為一種控制系統其適合搭載於用來自交流電源之電力而運作的基礎設備或家電設備等。
如圖10所示，控制系統600，係輸入由外部的例如三相交流電源(電源)601所供給的電力，其具有AC/DC轉換器602、反向器604、馬達(驅動對象)605、驅動控制部606，此等可搭載於各種設備(後述)。三相交流電源601為例如電力公司的發電設施(火力發電廠、水力發電廠、地熱發電廠、核電廠等)，其輸出透過變電所降壓並且作為交流電壓以進行供給。又，例如以自家發電機等型態設置於大樓內或鄰近設施內而以電纜進行供給。AC/DC轉換器602係將交流電壓轉換成直流電壓的電壓轉換裝置，將由三相交流電源601所供給的100V或200V的交流電壓轉換成既定的直流電壓。具體而言，藉由電壓轉換，轉換成3.3V、5V或是12V之類的一般使用的預期直流電壓。驅動對象為馬達的情況中轉換成12V。另外，亦可採用單相交流電源代替三相交流電源，此情況中，只要使AC/DC轉換器為單相輸入，則可作為相同的系統構成。
反向器604，係藉由開關運作將由AC/DC轉換器602所供給之直流電壓轉換成三相的交流電壓而輸出至馬達605。馬達605，其型態根據控制對象而有所不同，控制對象為電動車的情況係用以驅動車輪的三相交流馬達，工廠設備的情況係用以驅動泵及各種動力源的三相交流馬達，家電設備的情況係用以驅動壓縮機等的三相交流馬達，藉由從反向器604所輸出的三相交流電壓進行旋轉驅動，並將該旋轉驅動力傳遞至圖中未顯示的驅動對象。
另外，例如家電設備中，亦有許多可直接供給從AC/DC轉換器602輸出之直流電壓的驅動對象(例如電腦、LED照明設備、映像設備、音響設備等)，此時控制系統600中不需要反向器604，如圖10所示，從AC/DC轉換器602對於驅動對象供給直流電壓。此情況中，例如對於電腦等供給3.3V的直流電壓，對於LED照明設備等供給5V的直流電壓。
另一方面，使用圖中未顯示的各種感測器，量測驅動對象的旋轉數、扭矩、或是驅動對象周邊環境的溫度、流量等之類的實測值，此等的量測信號被輸入驅動控制部606。又同時，反向器604的輸出電壓值亦輸入驅動控制部606。以此等的測量信號為基準，驅動控制部606給予反向器604回饋信號，控制由開關元件所進行的開關運作。藉此，藉由瞬間修正反向器604給予馬達605的交流電壓，可正確地執行驅動對象的運轉控制，而實現驅動對象的穩定運作。又，如上所述，驅動對象能夠由直流電壓所驅動的情況，亦可對於AC/DC轉換器602進行回饋控制，以代替對於反向器的回饋。
圖11係顯示圖10的電路構成。如該圖所示，本發明的半導體裝置，例如作為肖特基屏障二極體而用於AC/DC轉換器602及反向器604，藉此應用於開關控制。AC/DC轉換器602，例如係使用將肖特基屏障二極體進行電路構成而成為電橋狀者，藉由將輸入電壓的負電壓成分轉換成正電壓以進行整流，藉此進行直流轉換。又在反向器604中，組裝至IGBT中的開關電路而進行開關控制。另外，使AC/DC轉換器602與反向器604之間隔著電容器(電解電容器等)，藉此達成電壓的穩定化。
又，圖11中如點線所示，驅動控制部606內設有由中央處理器所構成之演算部607與由非揮發性記憶體所構成之記憶部608。輸入驅動控制部606的信號發送至演算部607，進行必要的演算，藉此生成與各半導體元件對應的回饋信號。又記憶部608暫存由演算部607而來的演算結果，或是以表格的形式儲存驅動控制所需之物理常數或函數等，並適當輸出至演算部607。演算部607及記憶部608可採用習知的構成，其處理能力等亦可任意選定。
這樣的控制系統600中，與圖8或圖9所示之控制系統500相同，亦在AC/DC轉換器602及反向器604的整流運作及開關運作中使用作為二極體或開關元件的閘流體、功率電晶體、IGBT、MOSFET等。藉由在此等半導體元件中，使用氧化鎵(Ga 2O 3)、尤其是剛玉型氧化鎵(α-Ga 2O 3)作為其材料，藉此提升開關特性。再者，藉由應用本發明之半導體膜或半導體裝置，可期待極佳的開關特性，並且可實現控制系統600進一步的小型化及成本降低。亦即，AC/DC轉換器602、反向器604皆可期待本發明之效果，此等任一者或其組合、或是亦包含驅動控制部606的型態皆可期待本發明的效果。
另外，圖10及圖11中雖例示馬達605作為驅動對象，但驅動對象並不限於機械地運作的裝置，亦可以需要交流電壓的許多設備作為對象。只要是從交流電源輸入電力以將驅動對象驅動，則可應用控制系統600，可以基礎設備(例如大樓及工廠等的電力設備、通信設備、交通管制設備、淨水處理設備、系統設備、省力設備、列車等)或家電設備(例如，冰箱、洗衣機、電腦、LED照明設備、影像設備、音響設備等)之類的設備為對象，而搭載控制系統600以對該等對象進行驅動控制。 [實施例]
(實施例1) 依照上述製造方法，製作結構如圖1所示之結構的肖特基屏障二極體(SBD)，並進行I-V測量。另外，高電阻層的底面與n+型半導體層的頂面之間的距離為1.3μm。觀察所得之半導體裝置的剖面，結果顯示於圖13。I-V測量的結果，所得之半導體裝置的耐壓為850V。根據本發明的實施態樣，可知因為漏電流減少而得到高耐壓的半導體裝置。另外，I-V測量的結果顯示於圖15。
(比較例1) 使高電阻層之底面與n+型半導體層之頂面之間的距離為1.9μm，除此之外，與實施例1相同地製作SBD。觀察所得之半導體裝置的剖面，結果顯示於圖14。I-V測量的結果，所得之半導體裝置的耐壓為385V。另外，I-V測量的結果顯示於圖15。
(實施例2) 以使高電阻層的底面與n+型半導體層的頂面之間的距離為1.0μm以下的方式形成高電阻層，除此之外，與實施例1相同地製作半導體裝置。針對所得之半導體裝置，與實施例1相同地進行I-V測量。I-V測量的結果顯示於圖16。由圖16明確得知，相較於實施例1，進一步降低漏電流。
(實施例3) 如圖17所示之結構，除了高電阻層以外亦形成鈍化膜，除此之外，依照實施例1製作半導體裝置。為了比較亦一併製作僅形成高電阻層者。具有鈍化膜之情況的I-V測量的結果顯示於圖18(a)，無鈍化膜(僅有高電阻層)之情況的I-V測量的結果顯示於圖18(b)。由圖18明確得知，藉由將鈍化膜與高電阻層組合使用，可更減少漏電流。 [產業上的可利用性]
本發明的半導體裝置可用於半導體(例如化合物半導體電子元件等)、電子零件/電氣設備零件、光學/電子影像相關裝置、工業構件等所有領域，但尤其可用於功率元件。
1:成膜裝置(霧化CVD裝置) 2a:載氣源 2b:載氣(稀釋)源 3a:流量調節閥 3b:流量調節閥 4:霧氣產生源 4a:原料溶液 4b:原料微粒子 5:容器 5a:水 6:超音波振動子 7:成膜室 8:加熱板 9:供給管 10:基板 101:半導體層 101a:n-型半導體層 101b:n+型半導體層 102:歐姆電極 103:肖特基電極 104:絕緣體層 106:高電阻層 106a:第1區域 106b:第2區域 107:高電阻層 108:鈍化膜 500:控制系統 501:電池(電源) 502:升壓轉換器 503:降壓轉換器 504:反向器 505:馬達(驅動對象) 506:驅動控制部 507:演算部 508:記憶部 600:控制系統 601:三相交流電源(電源) 602:AC/DC轉換器 604:反向器 605:馬達(驅動對象) 606:驅動控制部 607:演算部 608:記憶部 d:距離
圖1係示意顯示本發明的實施態樣之肖特基屏障二極體(SBD)的圖。 圖2係示意顯示本發明的實施態樣之肖特基屏障二極體(SBD)的較佳製造步驟的圖。 圖3係示意顯示本發明的實施態樣之肖特基屏障二極體(SBD)的圖。 圖4係示意顯示本發明的實施態樣之肖特基屏障二極體(SBD)的圖。 圖5係本發明的實施態樣中所使用的霧化CVD裝置的構成圖。 圖6係顯示實施例及比較例之模擬結果的圖。 圖7係顯示實施例及比較例之模擬結果的圖。 圖8係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的區塊（block）構成圖。 圖9係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的電路圖。 圖10係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的區塊構成圖。 圖11係顯示採用本發明的實施態樣之半導體裝置的控制系統之一例的電路圖。 圖12係示意顯示本發明的實施態樣之肖特基屏障二極體(SBD)的圖。 圖13係顯示實施例中以掃描電子顯微鏡(SEM)觀察剖面之結果的圖。 圖14係顯示比較例中以掃描電子顯微鏡(SEM)觀察剖面之結果的圖。 圖15係顯示實施例及比較例中的I-V測量之結果的圖。 圖16係顯示實施例中的I-V測量之結果的圖。 圖17係示意顯示本發明的另一實施態樣之肖特基屏障二極體(SBD)的圖。 圖18係顯示實施例中的I-V測量之結果的圖。縱軸與橫軸為任意單位。
101a:n-型半導體層
101b:n+型半導體層
102:歐姆電極
103:肖特基電極
106:高電阻層
d:距離

Claims (14)

  1. 一種半導體裝置，至少具備：n+型半導體層、配置於該n+型半導體層上的n-型半導體層、至少一部分埋入該n-型半導體層中的高電阻層、以及與前述n-型半導體層形成肖特基接合的肖特基電極，其中， 前述n+型半導體層及前述n-型半導體層分別包含結晶性氧化物半導體作為主成分，前述高電阻層之底面與前述n+型半導體層之頂面的距離小於1.5μm，前述肖特基電極的端部位於前述高電阻層上。
  2. 如請求項1之半導體裝置，其中前述結晶性氧化物半導體包含選自鋁、銦及鎵中的1種或2種以上的金屬。
  3. 如請求項1或2之半導體裝置，其中前述結晶性氧化物半導體至少含鎵。
  4. 如請求項1至3中任一項之半導體裝置，其中前述結晶性氧化物半導體具有剛玉結構或β-gallia結構。
  5. 如請求項1至4中任一項之半導體裝置，其中前述高電阻層之底面與前述n+型半導體層之頂面的距離為1.0μm以下。
  6. 如請求項1至5中任一項之半導體裝置，其中前述高電阻層的底面與前述n+型半導體層和前述n-型半導體層的界面為相同高度，或是位於比前述n+型半導體層和前述n-型半導體層的界面更下側。
  7. 如請求項1至6中任一項之半導體裝置，其中前述高電阻層包含SiO 2。
  8. 如請求項1至7中任一項之半導體裝置，其更具有形成於前述n-型半導體層上的絕緣體層，前述肖特基電極的端部位於前述絕緣體層上。
  9. 如請求項1至8中任一項之半導體裝置，其中前述高電阻層具有位於前述半導體裝置內側的第1區域與位於前述半導體裝置外側的第2區域，前述第1區域之底面與前述n+型半導體層之頂面的距離小於1.5μm，前述第2區域之底面位於比前述第1區域之底面更上側。
  10. 如請求項1至10中任一項之半導體裝置，其更具有鈍化膜，覆蓋前述肖特基電極之外端部與前述n-半導體層表面的至少一部分。
  11. 如請求項1至10中任一項之半導體裝置，其為二極體。
  12. 如請求項1至11中任一項之半導體裝置，其為功率元件。
  13. 一種電力轉換裝置，其係使用如請求項1至12中任一項之半導體裝置。
  14. 一種控制系統，其係使用如請求項1至12中任一項之半導體裝置。
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