WO2023119411A1 - パワー半導体素子の駆動制御回路および電力回路 - Google Patents

パワー半導体素子の駆動制御回路および電力回路 Download PDF

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WO2023119411A1
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current
drive control
power semiconductor
control circuit
voltage
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PCT/JP2021/047290
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English (en)
French (fr)
Inventor
淳 冨澤
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit

Definitions

  • the present disclosure relates to drive control circuits and power circuits that drive and control power semiconductor devices.
  • a gate drive circuit described in Patent Document 1 (International Publication No. 2015/122483) includes a gate resistor connected to a gate of a switching device and a gate diode connected in parallel to the gate resistor.
  • Many conventional gate drive circuits use gate resistors and diodes in this way to adjust the gate current during switching.
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2017-229151 aims to provide a driving device that drives a power semiconductor element while reflecting variations in the manufacturing process and the external environment.
  • the driving device of this document includes a trigger detection circuit and a current switching circuit.
  • the trigger detection circuit monitors the voltage across the terminals or the current across the terminals during the switching period of the power semiconductor element, and detects that the voltage across the terminals or the current across the terminals reaches a predetermined reference value.
  • the current switching circuit uses the detection result of the trigger detection circuit as a trigger to switch a register to be selected from a plurality of registers that store current values, thereby transitioning the drive current of the variable current driver circuit.
  • the current switching circuit is configured by a state machine.
  • the power semiconductor device drive control circuit described in Patent Document 3 also takes into consideration the characteristic variation of the power semiconductor device, as in the case of Patent Document 2.
  • the drive control circuit of this document includes a state machine control circuit and a current drive circuit that drives the IGBT based on the drive current information stored in the base data memory.
  • the state machine control circuit reads drive current information for startup stored in the basic data memory multiple times within a fixed period to drive the current drive circuit.
  • the drive current information for fall stored in the base data memory is read multiple times within a predetermined period to drive the current drive circuit.
  • the drive current of the gate drive circuit can be controlled according to the current value or drive current information stored in the register or memory. Therefore, although it is possible to deal with variations in the characteristics of the power semiconductor element to some extent, it is not possible to perform control that deviates from the previously assumed drive current value or drive current information. That is, the configurations of the drive control circuits in these documents cannot cope with situations not intended by the designer at the time of design.
  • the present disclosure has been made in consideration of the above problems.
  • One of the objects of the present disclosure is to provide a drive control circuit for a power semiconductor device, which can control the power semiconductor device more appropriately than before in response to variations in characteristics of the power semiconductor device and changes in the characteristics over time. is.
  • the mirror period determination circuit determines whether or not it is the mirror period based on the detected value of the voltage of the control electrode of the power semiconductor element, and stores the determination result in the flag register.
  • the variable gate driver applies a voltage to the control electrode of the power semiconductor element with a current driving force corresponding to the current command value stored in the output port register.
  • the controller sequentially executes a plurality of instructions stored in at least one program memory in response to externally supplied gating signals for turning on and turning off the power semiconductor devices.
  • the plurality of instructions include conditional instructions for changing the current command value to be stored in the output port register according to the result of the mirror period determination stored in the flag register.
  • the current drivability of the variable gate driver can be changed according to the plurality of instructions stored in the program memory and the determination result as to whether or not it is the mirror period. Therefore, the power semiconductor element can be controlled more appropriately than in the conventional art in accordance with variations in characteristics of the power semiconductor element and changes in characteristics with time.
  • FIG. 1 is a block diagram showing the configuration of a drive control circuit 100 according to Embodiment 1;
  • FIG. FIG. 4 is a diagram showing examples of instructions in tabular form;
  • 2 is a circuit diagram showing an example of a mirror period determination circuit 190 in FIG. 1;
  • FIG. 2 is a block diagram showing a configuration example of buffers 180 to 182 in FIG. 1;
  • FIG. 2 is a diagram conceptually showing voltage waveforms or current waveforms of each part of the drive control circuit 100 of FIG. 1.
  • FIG. 4 is a flow chart showing an example of a control algorithm at turn-on;
  • FIG. 7 is a diagram showing an example in which the control algorithm described with reference to FIG.
  • FIG. 6 is written in a program
  • 4 is a flow chart showing an example of a control algorithm at turn-off
  • FIG. 9 is a diagram showing an example in which the control algorithm described in FIG. 8 is written in a program
  • FIG. 10 is a diagram showing simulation results of an IGBT double-pulse test by a drive control circuit of a comparative example
  • It is a figure which shows the simulation result of the double pulse test of IGBT by the drive control circuit of this embodiment.
  • 2 is a block diagram showing a configuration of a drive control circuit 300 as a modified example of the drive control circuit 100 of FIG. 1
  • FIG. 4 is a circuit diagram showing the configuration of a half bridge 400
  • FIG. 14 is a block diagram showing a detailed configuration of drive control circuits 500A and 500B of FIG. 13;
  • FIG. 10 is a block diagram showing the configuration of a drive control circuit 600 according to Embodiment 3;
  • FIG. 10 is a diagram showing the configuration of drive control circuits 700A and 700B according to a fourth embodiment;
  • FIG. 13 is a block diagram showing the configuration of a drive control circuit 800 according to a fifth embodiment;
  • FIG. 1 is a block diagram showing the configuration of drive control circuit 100 according to the first embodiment.
  • drive control circuit 100 drives and controls power semiconductor element 50 .
  • an IGBT Insulated Gate Bipolar Transistor
  • power semiconductor element 50 may be a bipolar transistor or an FET (Field-Effect Transistor).
  • a freewheeling diode 51 is connected in the reverse bias direction between the main electrode E on the low potential side and the main electrode C on the high potential side of the power semiconductor element 50 .
  • a diode is provided between the main electrode C on the low potential side and the control electrode G so that the direction from the main electrode C to the control electrode G is the forward direction. 53 are connected.
  • the main electrode C on the low potential side is connected to a ground 52 that provides a reference potential.
  • the main electrode C on the high potential side may be called the collector
  • the main electrode E on the low potential side may be called the emitter
  • the control electrode G may be called the gate.
  • a main current flowing between the main electrode C and the main electrode E may be called a collector current ICE
  • a voltage between the main electrode C and the main electrode E may be called a collector voltage VCE.
  • a current flowing into or out of the control electrode G is called a gate current
  • a voltage between the control electrode G and the main electrode E on the low potential side is sometimes called a gate voltage VGE.
  • the drive control circuit 100 includes a controller 101 , a variable gate driver 170 , a mirror period determination circuit 190 and a current estimation circuit 191 . Further, the controller 101 comprises a counter 150 , program memories 130 and 131 , an edge trigger circuit 160 , a register file 140 , an instruction decoder 120 and an ALU (Arithmetic Logic Unit) 110 .
  • ALU Arimetic Logic Unit
  • the edge trigger circuit 160 detects the rising edge and falling edge of the gate signal GS input from the outside and outputs an edge detection pulse (also called a trigger pulse).
  • the gate signal GS is assumed to be positive logic. Therefore, when the gate signal GS is at a high level (H level), the gate signal GS is active and the power semiconductor element 50 is on. When the gate signal GS is at low level (L level), the gate signal GS is inactive and the power semiconductor element 50 is off.
  • the edge trigger circuit 160 is composed of, for example, two D-FFs (flip-flops), an inverter, and an AND circuit.
  • the gate signal GS is input to the clock input of the first D-FF.
  • An inverted gate signal GS is input to the clock input of the second D-FF via an inverter.
  • An edge detection pulse corresponding to the rising edge of the gate signal GS can be generated by ANDing the output signal of the first D-FF and the inverted output signal of the second D-FF. Further, by calculating the AND of the inverted output signal of the first D-FF and the output signal of the second D-FF, an edge detection pulse corresponding to the falling edge of the gate signal GS can be generated.
  • the power supply voltage is input to the D terminals of the first and second D-FFs.
  • the program memory 130 stores a plurality of instructions (also referred to as first instructions) to be executed when the power semiconductor device 50 is turned on.
  • the program memory 131 stores a plurality of instructions (also called second instructions) to be executed when the power semiconductor device 50 is turned off.
  • FIG. 2 is a diagram showing examples of commands in tabular form.
  • an instruction includes an instruction code and operands.
  • Operands include the register name to be read or written, an immediate value, and the like.
  • "LOAD_IM” in “LOAD_IM (register, immediate)” is the instruction code
  • "register” and “immediate” are the operands. Details of the function of each instruction in FIG. 2 will be described later.
  • the counter 150 counts up the count value by 1 based on the external clock.
  • the counter 150 outputs an address ADDR corresponding to the count value to the program memory 130 for turn-on, and reads the instruction (ROM_DATA in FIG. 1) stored at the address ADDR from the program memory 130 .
  • Counter 150 outputs the instruction code and immediate value included in the instruction read from program memory 130 as data B to instruction decoder 120 .
  • the counter 150 outputs the name of the register to be read or written included in the instruction read from the program memory 130 as data A to the register file 140 .
  • a value read from the designated register is output as data C from the register file 140 to the instruction decoder 120 .
  • Data D is the value of the register (CUR) 146, the value of the flag register (MRR) 145, etc., and is output from the register file 140 to the instruction decoder 120.
  • the operation of the counter 150 when the edge trigger circuit 160 detects the falling edge of the gate signal GS is also substantially the same as above. However, in this case, the program memory 131 for turn-off is accessed by the counter 150 .
  • the instruction decoder 120 By interpreting the instruction code (data B) together with the value (data D) of the flag register (MRR) 145, the instruction decoder 120 outputs the ENABLE signal of the arithmetic circuit to be executed as data E to the ALU 110. Further, the instruction decoder 120 outputs the register values and immediate values required for the operation as data F to the ALU 110 .
  • the ALU 110 performs an operation using the register value and/or immediate value received as data F based on the ENABLE signal received from the instruction decoder 120 as data E. Operations such as addition, subtraction, and logical operations are supported. ALU 110 may also be configured to perform other operations such as multiplication and division. The ALU 110 outputs the operation result as data G to the register file 140 .
  • the register file 140 comprises multiple registers for storing various values.
  • the register file 140 includes a program counter (PC) 141, a general-purpose register (R0) 142, a general-purpose register (R1) 143, a register (CUR) 146, a flag register (MRR) 145, an output port and a register (PORTOUT) 144 .
  • PC program counter
  • R0 general-purpose register
  • R1 general-purpose register
  • CUR register
  • MRR flag register
  • PORTOUT register
  • the program counter (PC) 141 is basically the same value as the counter 150 described above.
  • a register (CUR) 146 (also called a first register) stores the current value estimated by the current estimation circuit 191 .
  • a flag register (MRR) 145 stores a flag value representing the determination result of the mirror period determination circuit 190 .
  • the output port register (PORTOUT) 144 stores current command values to be output to the variable gate driver 170 .
  • the register file 140 receives the register name required for instruction execution as data A, and receives the operation result of the ALU 110 as data G.
  • Register file 140 stores data G in general-purpose register 142 or general-purpose register 143 or the like. Further, the register file 140 outputs the values of the registers required for instruction execution to the instruction decoder 120 as data C, and outputs the values of the register (CUR) 146 and the flag register (MRR) 145 to the instruction decoder 120 as data D. do.
  • the mirror period determination circuit 190 monitors the voltage value of the control electrode G of the power semiconductor element 50 and determines whether or not it is the mirror period based on the voltage value of the control electrode G. Mirror period determination circuit 190 outputs a signal of H level to flag register (MRR) 145 and current estimation circuit 191 when it determines that it is the mirror period.
  • MRR flag register
  • FIG. 3 is a circuit diagram showing an example of the mirror period determination circuit 190 of FIG.
  • mirror period determination circuit 190 includes differentiation circuit 210 , integration circuit 220 , comparators 230 and 231 , threshold voltage generation circuits 250 and 251 , and edge detection circuit 240 .
  • the differentiating circuit 210 includes a series-connected capacitor 211 and a resistor 212, and has one end to which the gate voltage VGE is input.
  • Integration circuit 220 is provided after differentiation circuit 210 and includes a capacitor 221 and a resistor 222 .
  • Capacitor 221 is connected between input node 223 of integrator circuit 220 and ground 52 .
  • Resistor 222 is connected between input node 223 and output node 224 of integrator circuit 220 .
  • the integrating circuit 220 is provided to dull the differentiated signal output from the differentiating circuit 210 .
  • the threshold voltage generation circuit 250 generates a negative threshold voltage Vng.
  • a threshold voltage generation circuit 251 generates a positive threshold voltage Vps.
  • Comparator 231 detects the mirror period at turn-on by comparing the output signal of integration circuit 220 with positive threshold voltage Vps.
  • Comparator 230 detects the mirror period at turn-off by comparing the output signal of integration circuit 220 with the negative threshold voltage Vng.
  • the edge detection circuit 240 detects edges of the output signals of the comparators 230 and 231 . Specifically, when turned on, the output signal of the comparator 231 changes in order of L level, H level, L level, H level, and L level. Therefore, the edge detection circuit 240 switches the output of the edge detection circuit 240 to H level at the first falling edge, and switches the output of the edge detection circuit 240 to L level at the next rising edge. Also, when turned off, the output signal of comparator 230 changes in the order of H level, L level, H level, L level, and H level. Therefore, the edge detection circuit 240 switches the output of the edge detection circuit 240 to H level at the first rising edge, and switches the output of the edge detection circuit 240 to L level at the next falling edge. Therefore, the period during which the mirror period determination circuit 190 outputs an H level signal corresponds to the mirror period.
  • the flag stored in the flag register (MRR) 145 is set to "1" while the mirror period determination circuit 190 determines that it is the mirror period. Therefore, when the instruction decoded by the instruction decoder 120 is an instruction with the condition that it is in the mirror period, when the flag stored in the flag register (MRR) 145 is set to "1", Load, store, jump instructions, etc. are executed. With this function, even if the timing of the start and end of the mirror period changes, the current driving power from the gate driver to the power semiconductor element 50 can be reliably changed during the mirror period. As a result, power semiconductor device 50 can be operated to suppress switching losses and surges. In the following description, the current driving force is also simply referred to as the driving force.
  • the current estimation circuit 191 receives the flag value representing the mirror period from the mirror period determination circuit 190 and also receives the voltage of the control electrode G at that time (that is, the gate voltage). Based on these, the current estimation circuit 191 estimates the main current (that is, collector current) flowing between the main electrodes and stores the estimation result in the register (CUR) 146 . Since the gate voltage during the mirror period is proportional to the collector current, the collector current can be estimated based on the gate voltage. In order to estimate the collector current, a table showing the relationship between the gate voltage and the collector current may be prepared in advance and referred to, or the collector current may be calculated from the gate current using a linear approximation formula. good. As the collector current estimation method in the current estimation circuit 191, a method different from the above may be used.
  • variable gate driver 170 is connected to the output port register (PORTOUT) 144 of the register file 140, and applies a voltage to the control electrode G of the power semiconductor element 50 with a current driving force corresponding to the current command value stored in the output port register 144. is applied. As shown in FIG. 1, variable gate driver 170 includes level shifter 171 and buffers 180 , 181 , and 182 .
  • the level shifter 171 receives, for example, a 3-bit digital signal from the output port register 144 as a current command value. Level shifter 171 level-shifts this digital signal representing a voltage value of 5 V/0 V or 3.3 V/0 V, for example, to a digital signal representing a voltage value of 15 V/0 V, and outputs the digital signal to buffers 180 , 181 and 182 .
  • Buffers 180 , 181 , 182 receive the level-shifted 3-bit digital signal, generate an analog voltage corresponding to this digital signal, and apply it to the control electrode G of the power semiconductor element 50 .
  • the amount of current driven by the buffer 180 is used as a reference, and the amount of drive current for the buffer 181 is twice the reference value, and the amount of drive current for the buffer 182 is four times the reference value. , 182 are constructed. By increasing the number of buffer stages, the amount of drive current can be controlled more finely.
  • FIG. 4 is a block diagram showing a configuration example of the buffers 180-182 in FIG. 1 and 4, buffer 180 is a PMOS (P-channel metal oxide semiconductor) connected between power node 57 for drive control circuit 100 and control electrode G of power semiconductor element 50. ) transistor 180A and an NMOS (N-channel Metal Oxide Semiconductor) transistor 180B connected between the control electrode G and the ground 52 . Similarly, buffer 181 includes a PMOS transistor 181 A connected between power supply node 57 and control electrode G, and an NMOS transistor 181 B connected between control electrode G and ground 52 . Buffer 182 includes a PMOS transistor 182 A connected between power supply node 57 and control electrode G, and an NMOS transistor 182 B connected between control electrode G and ground 52 .
  • PMOS transistors 180A, 181A and 182A are connected in parallel between power supply node 57 and control electrode G.
  • FIG. The NMOS transistors 180B, 181B, 182B are connected in parallel between the control electrode G and the ground 52.
  • the gate width of each of PMOS transistor 181A and NMOS transistor 181B is twice the gate width of each of PMOS transistor 180A and NMOS transistor 180B. is. Also, the gate width of each of PMOS transistor 182A and NMOS transistor 182B is, for example, four times the gate width of each of PMOS transistor 180A and NMOS transistor 180B.
  • the controller 101 when turned on, the controller 101 turns on at least one of the upper arm PMOS transistors 180A, 181A, 182A and turns on the lower arm NMOS transistors 180B, 181B, 182B according to the amount of drive current. Both are turned off. As a result, a current flows from the power supply node 57 to the control electrode G of the power semiconductor element 50, and charges flow into the control electrode G. As shown in FIG. At turn-off, the controller 101 turns on at least one of the lower arm NMOS transistors 180B, 181B, 182B and turns off the upper arm PMOS transistors 180A, 181A, 182A according to the drive current amount. As a result, a current flows from the control electrode G of the power semiconductor element 50 to the ground 52, and charges flow out from the control electrode G.
  • At least one of the lower-arm NMOS transistors 180B, 181B, 182B is turned on according to the amount of drive current during a part of the turn-on period, and the upper-arm PMOS transistors 180A, 181A, 182B are turned on. 182A may be turned off. As a result, current can flow from the control electrode G of the power semiconductor element 50 to the ground 52 during a part of the time period when the power semiconductor element 50 is turned on, and electric charges can be extracted from the control electrode G.
  • At least one of the PMOS transistors 180A, 181A, and 182A in the upper arm is turned on according to the amount of drive current during a part of the time period during turn-off, and the NMOS transistor in the lower arm is turned on. All of 180B, 181B, and 182B may be turned off. As a result, a current can flow from the power supply node 57 to the control electrode G of the power semiconductor element 50 to inject charge into the control electrode G during a part of the time period during turn-off.
  • variable gate driver 170 in FIG. 4 not only the current driving power (that is, the amount of drive current) of the variable gate driver 170 but also the direction of the drive current (that is, the gate current) can be varied. can.
  • FIG. 5 is a diagram conceptually showing voltage waveforms or current waveforms of each part of the drive control circuit 100 of FIG. In FIG. 5, from top to bottom, each waveform of gate voltage VGE, collector current ICE, collector voltage VCE, and differential of gate voltage, signal waveform indicating mirror period, MOS (Metal Oxide Semiconductor) transistor (MOS-Tr) inside IGBT ) and an example of gate current intensity control are shown.
  • MOS Metal Oxide Semiconductor
  • the waveform of the gate voltage VGE at turn-on includes a period A from time t1 to time t2 in which the positive slope of the first stage occurs, a period B from time t2 to time t3 in which the slope is 0, and 2 There are three sections from time t3 to time t4 in which the positive slope of the first step occurs and the period C. In period C, the gate voltage reaches its maximum value.
  • the waveform of the gate voltage VGE at the time of turn-off has a period D from time t5 to time t6 in which the first negative slope occurs, and a period E from time t6 to time t7 in which the slope is zero. and a period F from time t7 to time t8 in which the negative slope of the second stage occurs.
  • period F the gate voltage returns to 0 voltage.
  • the collector current ICE increases in period A and overshoots at the beginning of period B. Thereafter, during the remainder of period B, period C, from time t4 to time t5, period D, and period E, the collector current ICE is constant. During period F, the collector current ICE decreases to zero.
  • the collector voltage VCE is constant during period A, but decreases during period B to a voltage close to the ground voltage. A small amount of voltage may remain until the beginning of period C. Thereafter, during the remainder of period C, from time t4 to time t5, and period D, the collector voltage VCE remains constant at approximately ground voltage. The collector voltage VCE increases in period E and returns to the same voltage value as in period A in period F. FIG.
  • the differentiation of the gate voltage VGE takes a positive value when the gate voltage VGE increases and takes a negative value when the gate voltage VGE decreases. That is, the differential of the gate voltage VGE has a positive value in periods A and C, a negative value in periods D and E, and 0 in other periods.
  • the mirror period can be determined based on the time differential information of the gate voltage VGE detected by the mirror period determination circuit 190 in FIG. Specifically, the mirror period determination circuit 190 detects a fall of the differential of the gate voltage VGE from positive to 0, outputs an H level signal, and detects a rise of the differential of the gate voltage VGE from 0 to positive. output an L level signal. Further, the mirror period determination circuit 190 detects the rising of the differential of the gate voltage VGE from negative to 0, outputs an H level signal, detects the falling of the differential of the gate voltage VGE from 0 to negative, Outputs an L level signal.
  • the IGBT as the power semiconductor element 50 has a structure in which an NMOS transistor and a PNP bipolar transistor are combined.
  • the period for strongly turning on the MOS transistor inside the IGBT is shown as the ON period of the MOS transistor.
  • the gate current during turn-on can be divided into three periods A, B, and C and controlled, and the gate current during turn-off can be divided into three periods D, E, and F. can.
  • the gate current may be controlled by further dividing each period.
  • FIG. 5 shows an example in which the intensity of the gate current is increased in the periods A, C, D, and F, and the intensity of the gate current is decreased in the mirror periods of the periods B and E.
  • FIG. 6 is a flow chart showing an example of a control algorithm at turn-on.
  • FIG. 6 shows an example of a gate current intensity command value (referred to as a current command value) output from the output port register (PORTOUT) 144 of the controller 101 to the variable gate driver 170 .
  • a current command value referred to as a current command value
  • the current command value stored in output port register (PORTOUT) 144 is output to variable gate driver 170 .
  • the current drivability of the variable gate driver 170 is represented by values from 0 to 7 assuming 3 bits.
  • a driving force of 0 indicates a state in which no current flows, and a driving force of 7 indicates a state in which the maximum current flows.
  • the current value output from the variable gate driver 170 to the control electrode G of the power semiconductor element 50 changes in proportion to the numerical value representing the driving force.
  • the control policy is to rapidly raise the voltage of the control electrode G (gate voltage) by applying the maximum current to the control electrode G of the power semiconductor element 50 .
  • the controller 101 assigns the maximum driving force 7 to the output port register (PORTOUT) 144 over 5 clocks.
  • the driving force 7 is output for 5 clocks from the output port register (PORTOUT) 144 to the variable gate driver 170 .
  • the control policy is to temporarily reduce the gate current to the minimum and then return it to the original value.
  • the controller 101 substitutes the driving force 1 representing the minimum current in the output port register (PORTOUT) 144 . This reduces the output current of the variable gate driver 170 to the minimum current.
  • the controller 101 determines whether or not it is the mirror period based on the detection result of the mirror period determination circuit 190. If it is the mirror period (YES in step S103), the controller 101 assigns the driving force 3 to the variable gate driver 170. FIG. If it is not the mirror period (NO in step S103), the value of the driving force stored in the output port register (PORTOUT) 144 remains 1.
  • step S105 the controller 101 substitutes the driving force 7 representing the maximum current to the output port register (PORTOUT) 144 over 5 clocks.
  • the driving force 7 is output for 5 clocks from the output port register (PORTOUT) 144 to the variable gate driver 170 .
  • step C the control policy is to return the gate current to the maximum value if the mirror period has ended.
  • step S 106 the controller 101 substitutes the driving force 3 into the output port register (PORTOUT) 144 .
  • the driving force 3 is output from the output port register (PORTOUT) 144 to the variable gate driver 170 .
  • step S107 the controller 101 determines whether or not the mirror period has ended. (Step S108). Therefore, if the mirror period has not ended (YES in step S107), the value representing the driving force stored in the output port register (PORTOUT) 144 remains 3. If it is not during the mirror period, the step of substituting the maximum driving force 7 in the output port register (PORTOUT) 144 is executed three times in total (steps S107 to S112). After that, the controller 101 fixes the value stored in the output port register (PORTOUT) 144 to the maximum driving force of 7 (step S113).
  • a register represents any of the registers contained in register file 140 of FIG. Assume that the immediate value has a width of 32 bits.
  • the LOAD_IM instruction in FIG. 2 assigns an immediate value to a register.
  • the output port register (PORTOUT) 144 As a register, the driving power of the variable gate driver 170 can be changed.
  • the MOV instruction performs register-to-register assignments.
  • the LOAD_MR instruction assigns an immediate value to the specified register if it is a mirror period. If it is not the mirror period, no immediate value is assigned to the register. If the output port register (PORTOUT) 144 is specified as a register, the driving force of the variable gate driver 170 changes to the immediate value substituted in the output port register (PORTOUT) 144 in the mirror period.
  • the LOAD_NMR instruction substitutes an immediate value into the specified register if it is not in the mirror period. If it is the mirror period, no immediate value is assigned to the register. If the output port register (PORTOUT) 144 is specified as a register, the driving force of the variable gate driver 170 changes to the immediate value substituted in the output port register (PORTOUT) 144 when it is not in the mirror period.
  • the JUMP instruction assigns an immediate value to the program counter (PC) 141 of the register file 140. As a result, the next instruction to be executed is changed to the address specified by the immediate value in the program memory.
  • a variation of the JUMP instruction compares two register values, or a register value and an immediate value, and determines if they are equal or unequal, if one is less than or greater than the other.
  • a JUMP instruction may sometimes be provided to jump to a specified address. Also, a JUMP command may be provided to jump to a specified address during the mirror period or during the non-mirror period.
  • the ADD_IM instruction adds the value stored in the register and the immediate value, and stores the addition result in the register.
  • the ADD_MR instruction adds the value stored in the register and the immediate value during the mirror period, and stores the addition result in the register. No add operation is performed when it is not in the mirror period.
  • the ADD_NMR instruction adds the value stored in the register and the immediate value when it is not in the mirror period, and stores the addition result in the register. No add operation is performed during the mirror period.
  • the SUB_IM instruction subtracts the immediate value from the value stored in the register and stores the subtraction result in the register.
  • the SUB_MR instruction subtracts the immediate value from the value stored in the register and stores the subtraction result in the register during the mirror period. No subtraction is performed when it is not in the mirror period.
  • the SUB_NMR instruction subtracts the immediate value from the value stored in the register when it is not in the mirror period, and stores the subtraction result in the register. No subtraction is performed during the mirror period.
  • the controller 101 may be configured to be able to execute multiplication, division, and shift instructions in addition to addition and subtraction as operations.
  • the driving force is calculated according to the length of the mirror period, the collector voltage value, the collector current value, etc., and the calculation result is sent to the output port register (PORTOUT) 144. can be stored. As a result, the driving force of the variable gate driver 170 can be changed.
  • FIG. 7 is a diagram showing an example in which the control algorithm described with reference to FIG. 6 is written as a program. From the left in FIG. 7, the address of the program memory 130, the instruction code, the registers required to execute the instruction, and the operands such as immediate values are shown.
  • period A in FIG. 7 the value 7 representing the maximum output is assigned to the output port register (PORTOUT) 144 by the LOAD_IM instruction from address 0 to address 4. Thereby, the voltage of the control electrode G of the power semiconductor element 50 is rapidly raised.
  • a value of 1 representing the minimum output is assigned to the output port register (PORTOUT) 144 by the LOAD_IM instruction at address 5 in period B.
  • the current output from the variable gate driver 170 to the control electrode G of the power semiconductor element 50 is reduced to the minimum value, so that the collector current surge of the power semiconductor element 50 can be suppressed.
  • the value of the output port register (PORTOUT) 144 is maintained at the minimum value of 1 if the mirror period is not entered, and if the mirror period is entered, the output port register (PORTOUT) 144 is substituted with 3; Thereby, the gate current value can be adjusted in accordance with the change in the start time of the mirror period.
  • the value of the output port register (PORTOUT) 144 is maintained at 3 if the mirror period remains, and the control electrode G of the power semiconductor element 50 is charged with a medium current. be.
  • the output port register (PORTOUT) 144 is assigned a value of 7, corresponding to maximum current.
  • the control electrode G of the power semiconductor element 50 is rapidly charged.
  • the same instruction as at address 13 is repeated at addresses 14 and 15 as well. Thereby, the gate current value can be adjusted in accordance with the change in the end point of the mirror period.
  • the LOAD_IM instruction at address 16 assigns the value 7 corresponding to the maximum current to the output port register (PORTOUT) 144 .
  • the LOAD_IM instruction at address 16 is repeated by the JUMP instruction at address 17. As a result, the output from the output port register (PORTOUT) 144 to the variable gate driver 170 is fixed at the maximum output.
  • gate current control when the power semiconductor device 50 is turned off will be described.
  • the direction of gate current at turn-off is opposite to the direction of gate current at turn-on.
  • the control policy at turn-off is similar to the control policy at turn-on, but is not exactly the same. Since the freewheeling diode 51 connected in anti-parallel with the power semiconductor element 50 cannot be controlled by the gate voltage, the same effect cannot be obtained even if the gate current control at the time of turn-off is exactly the same as that at the time of turn-on. be.
  • FIG. 8 is a flow chart showing an example of a control algorithm at turn-off.
  • the control policy is to rapidly lower the voltage (gate voltage) of control electrode G by maximizing the current drawn from control electrode G of power semiconductor element 50.
  • the controller 101 assigns the maximum driving force 7 to the output port register (PORTOUT) 144 over 5 clocks. As a result, the driving force 7 is output for 5 clocks from the output port register (PORTOUT) 144 to the variable gate driver 170 .
  • the control policy is to suppress the voltage change of the control electrode G by minimizing the current drawn from the control electrode G of the power semiconductor element 50 .
  • the controller 101 substitutes a minimum driving force of 1 in the output port register (PORTOUT) 144 over seven clocks.
  • the driving force 1 is output from the output port register (PORTOUT) 144 to the variable gate driver 170 for 7 clocks.
  • the control policy is to gradually lower the voltage of the control electrode G of the power semiconductor element 50 . Therefore, the timing of returning the driving power of the variable gate driver 170 to the maximum value of 7 is delayed.
  • step S203 the controller 101 substitutes the driving force 3 into the output port register (PORTOUT) 144.
  • PORTOUT the output port register
  • step S204 the controller 101 determines whether it is in the mirror period or not, and if it is in the mirror period (YES in step S204), it substitutes the maximum driving force 7 in the output port register (PORTOUT) 144 (step S205). If the mirror period has ended, the current drive force of 3 is maintained.
  • step S206 the controller 101 determines whether it is the mirror period or not, and if it is the mirror period (YES in step S206), it substitutes the driving force 3 into the output port register (PORTOUT) 144 (step S206). S207). If the mirror period has ended (NO in step S206), the current driving force of 3 or 7 is maintained.
  • step S208 the controller 101 determines whether or not it is the mirror period. (step S209). If the mirror period has not ended (YES in step S208), the current driving force of 3 is maintained. After that, the controller 101 fixes the value stored in the output port register (PORTOUT) 144 to the maximum driving force of 7 (step S210).
  • FIG. 9 is a diagram showing an example in which the control algorithm described in FIG. 8 is written as a program. From left to right in FIG. 9, the address of the program memory 131, the instruction code, the registers required to execute the instruction, and the operands such as immediate values are shown.
  • a value of 1 representing the minimum output is assigned to the output port register (PORTOUT) 144 by the LOAD_IM instruction from address 5 to address 11 in period E. Thereby, the voltage change of the control electrode G of the power semiconductor element 50 is suppressed.
  • a LOAD_IM instruction at address 12 in period F assigns a value of 3, representing a medium current value, to the output port register (PORTOUT) 144 .
  • the LOAD_MR_IR instruction at address 13 assigns the value 7 representing the maximum current to the output port register (PORTOUT) 144 if the mirror period remains.
  • the value of the output port register (PORTOUT) 144 remains at the value 3, representing a moderate current value.
  • the LOAD_MR_IR instruction at address 14 assigns a value of 3, representing a medium current value, to the output port register (PORTOUT) 144 if the mirror period remains.
  • the value of the output port register (PORTOUT) 144 remains at 3 or 7 when the mirror period has expired.
  • the LOAD_NMR_IM instruction at address 15 assigns a value of 7 representing the maximum current to the output port register (PORTOUT) 144 when the mirror period has expired. Remaining in the mirror period, the value of the output port register (PORTOUT) 144 remains at the value 3 representing a moderate current value.
  • the LOAD_IM instruction at address 16 assigns the value 7 corresponding to the maximum current to the output port register (PORTOUT) 144 .
  • the LOAD_IM instruction at address 16 is repeated by the JUMP instruction at address 17. As a result, the output from the output port register (PORTOUT) 144 to the variable gate driver 170 is fixed at the maximum output.
  • FIG. 10 is a diagram showing simulation results of an IGBT double pulse test by a drive control circuit of a comparative example.
  • a gate resistance of 20 ⁇ is provided and the drive power of the gate driver is not changed.
  • a SPICE model was used to simulate the IGBT.
  • FIG. 10 shows waveforms of the gate signal, loss ( ⁇ J), collector current IC (A), collector voltage VC (V), and gate voltage (V) in order from the top. Losses can be calculated by multiplying the collector current and the collector voltage. Integrating the loss at the time of 20 ⁇ s and the loss at the time of 60 ⁇ s was 636 ⁇ J.
  • FIG. 11 is a diagram showing simulation results of an IGBT double pulse test by the drive control circuit of this embodiment.
  • no gate resistor is provided.
  • a SPICE model was used to simulate the IGBT.
  • the timing pulse for setting the output of the mirror period determination circuit 190 to L level, the timing pulse for setting the output of the mirror period determination circuit 190 to H level, the gate signal, the loss ( ⁇ J), the collector current IC ( A), collector voltage VC (V), and gate voltage (V) waveforms are shown. Losses can be calculated by multiplying the collector current and the collector voltage. Integrating the loss at the time of 20 ⁇ s and the loss at the time of 60 ⁇ s was 359 ⁇ J. Therefore, it was confirmed that the drive control circuit 100 of the present embodiment could operate so as to reduce the loss compared to the case of the comparative example without providing a gate resistor.
  • FIG. 12 is a block diagram showing the configuration of a drive control circuit 300 as a modification of the drive control circuit 100 of FIG.
  • the drive control circuit 300 of FIG. 12 differs from the drive control circuit 100 of FIG. 1 in that it has a program memory 330 that shares the program memory 130 and the program memory 131 of FIG.
  • Program memory 330 stores both a program used to control power semiconductor element 50 when it is turned on and a program used to control power semiconductor element 50 when it is turned off.
  • a program for turn-on control is stored from address 0 of the program memory 330
  • a program for turn-off control is stored from address 128 of the program memory 330.
  • an address incremented by 1 from 0 is executed according to the external clock
  • an address incremented by 1 from 128 is executed according to the external clock.
  • the plurality of instructions described above include conditional instructions that execute processing or change the content of processing according to the state of the power semiconductor device 50 .
  • This makes it possible to adjust the value of the gate drive current or change the direction of the current according to changes in the collector voltage and/or the collector current of the power semiconductor device 50 .
  • the control electrode G is charged at a high speed before the start of the mirror period, the driving force is reduced immediately before the mirror period starts, or the direction of the current is changed to extract the charge from the control electrode G, and then , the control of charging the control electrode G at high speed again in the mirror period can be realized.
  • the power semiconductor element 50 can be flexibly controlled according to the state of the power semiconductor element 50 instead of hard-coded control of the power semiconductor element 50 according to the passage of a predetermined time. As a result, surge can be suppressed and switching loss can be reduced.
  • the drive control circuits 100 and 300 of the present embodiment can cope with deterioration of the power semiconductor element 50 over time, deterioration of wires in the power module, or deterioration of the cooling mechanism of the power module. If such deterioration causes a change in collector voltage and/or collector current, or a change in the timing of the start and end of the mirror period, the program can be rewritten according to the change. is. As a result, the driving force of the variable gate driver 170 can be adjusted to alleviate the influence of deterioration. In rewriting the program, instructions can be freely added, changed, or deleted, so situations that were not anticipated at the time of design can also be handled.
  • Embodiment 2 describes a case where a half-bridge circuit is configured as a power circuit by connecting two power semiconductor elements in series.
  • half bridge 400 is a circuit diagram showing the configuration of the half bridge 400.
  • half bridge 400 includes power semiconductor elements 50A and 50B, freewheeling diodes 51A and 51B, diodes 53A and 53B, and drive control circuits 500A and 500B.
  • the power semiconductor elements 50B and 50A are connected in series between the power supply 56 and the ground 52 in this order.
  • the power semiconductor element 50A is also referred to as the lower arm or low side power semiconductor element 50A
  • the power semiconductor element 50B is also referred to as the upper arm or high side power semiconductor element 50B.
  • Freewheeling diodes 51A and 51B are connected in anti-parallel with power semiconductor elements 50A and 50B, respectively.
  • the diode 53A is connected between the main electrode C and the control electrode G on the low potential side of the power semiconductor element 50A so that the direction from the main electrode C to the control electrode G is the forward direction.
  • the diode 53B is connected between the main electrode C and the control electrode G on the low potential side of the power semiconductor element 50B so that the direction from the main electrode C to the control electrode G is the forward direction.
  • Drive control circuit 500A is provided corresponding to power semiconductor element 50A, and controls power semiconductor element 50A corresponding to power semiconductor element 50A based on input gate signal GSA and detected values of collector voltage and/or collector current of power semiconductor element 50A. Control switching.
  • the drive control circuit 500B is provided corresponding to the power semiconductor element 50B, and based on the input gate signal GSB and the detected value of the collector voltage and/or the collector current of the power semiconductor element 50B, the corresponding power semiconductor element 500B It controls the switching of element 50B.
  • drive control circuits 500A and 500B are collectively referred to as drive control circuit 500.
  • the above gate signal GSA and gate signal GSB are mutually inverted signals, and are provided with a dead time during which both become L level. This prevents an arm short circuit in which the power semiconductor element 50B of the upper arm and the power semiconductor element 50A of the lower arm are turned on at the same time. However, it is possible that an arm short-circuit may occur due to signal delay or the like. Therefore, each of the drive control circuits 500A and 500B transmits the control timing of the corresponding power semiconductor element as an asynchronous signal 461 to the other drive control circuit. Each of the drive control circuits 500A and 500B starts the turn-on operation of the corresponding power semiconductor element after the turn-off operation of the other party is completed based on the received control timing of the other party.
  • FIG. 14 is a block diagram showing the detailed configuration of drive control circuits 500A and 500B in FIG.
  • edge trigger circuit 560 of each of drive control circuits 500A and 500B is configured to communicate an asynchronous signal 461 with edge trigger circuits 560 of other drive control circuits. This is different from the edge trigger circuit 160 in FIG.
  • an edge detection pulse representing a rising edge and a falling edge output from the edge trigger circuit 560 to the counter 150, or a plurality of clock pulses starting from the edge detection pulse are used as the asynchronous signal 461.
  • the edge trigger circuit 560 is configured using D-FFs, by inputting a signal obtained by inverting the asynchronous signal 461 to the enable terminal of the D-FFs, Generation of the edge detection pulse can be suppressed while receiving the asynchronous signal 461 from the edge trigger circuit 560 of the side drive control circuit 500 . That is, the asynchronous signal 461 is a suppression signal that suppresses the generation of the edge detection pulse.
  • each of the drive control circuits 500A and 500B may be provided with a program memory in which the program memories 130 and 131 are shared.
  • Embodiment 2 the case where the drive control circuit of Embodiment 1 is applied to a half bridge has been described. With the configuration described above, it is possible to provide the drive control circuits 500A and 500B capable of suppressing surges and switching loss while preventing arm short-circuiting.
  • Embodiment 3 describes a modification of the current estimation circuit 191 in FIG.
  • the current estimation circuit 691 of the modification estimates the collector current ICE by detecting the sense current output from the sense electrode S of the power semiconductor element 50 .
  • the sense electrode S is obtained by separating a part of the main electrode (emitter) E on the low potential side of the power semiconductor element 50 .
  • a sense current in which the collector current ICE is reduced according to the ratio of the area of the sense electrode S and the area of the emitter E can be detected.
  • FIG. 15 is a block diagram showing the configuration of the drive control circuit 600 according to the third embodiment.
  • the configuration of the current estimation circuit 691 is different from the configuration of the current estimation circuit 191 of the drive control circuit 100 of FIG.
  • the current estimation circuit 691 detects the sense current flowing out from the sense electrode S of the power semiconductor element 50 and stores the detected sense current value in the register (CUR) 146 of the register file 140 .
  • the controller 101 can estimate the collector current ICE based on the detected value of the sense current.
  • the current estimation circuit 691 converts the sense current into a voltage and AD (Analog-to-Digital) converts the converted voltage.
  • the current estimation circuit 691 includes an operational amplifier 692 and a resistor 693 that form a current-voltage conversion circuit, and an analog/digital converter (ADC) 694 .
  • the non-inverting input terminal of operational amplifier 692 is connected to ground 52, and resistor 693 is connected between the inverting input terminal of operational amplifier 692 and the output terminal.
  • a sense current is input to the inverting input terminal of the operational amplifier 692 , and the output voltage of the operational amplifier 692 is AD-converted by the ADC 694 . If the resistance value of resistor 693 is R, the output voltage of operational amplifier 692 is equal to R times the sense current.
  • the drive control circuit 600 since the potential of the sense electrode S is close to the ground potential, the linearity of current-voltage conversion achieved by the operational amplifier 692 and the resistor 693 is high. As a result, the detection accuracy of the collector current ICE can be improved, so that the power semiconductor element 50 can be controlled with higher accuracy than the drive control circuit 100 of the first embodiment.
  • a current sense IC may be placed directly between the emitter electrode and the ground 52 without using the power semiconductor element with the sense electrode. good too.
  • the value of collector current ICE detected by the current sense IC is stored in register (CUR) 146 of register file 140 .
  • FIG. 15 Other points in FIG. 15 are the same as in FIG. 1, so the same or corresponding parts are denoted by the same reference numerals and the description thereof will not be repeated.
  • a program memory may be provided in which the program memories 130 and 131 are shared.
  • Embodiment 4 a modification in which a drive control circuit 700A used at turn-on and a drive control circuit 700B used at turn-off are separately provided as circuits for driving and controlling the power semiconductor element 50 will be described. .
  • FIG. 16 is a diagram showing the configuration of drive control circuits 700A and 700B according to the fourth embodiment. 16, each of drive control circuits 700A and 700B has a configuration similar to that of drive control circuit 100 shown in FIG. 1, but differs from drive control circuit 100 in the following points.
  • the controller 701A of the drive control circuit 700A for turn-on includes the program memory 130 for turn-on, but does not include the program memory 131 for turn-off.
  • the variable gate driver 770A of the drive control circuit 700A for turn-on has a function of supplying current from the power supply node 57 to the control electrode G of the power semiconductor element 50, but does not have a function of extracting current from the control electrode G. .
  • the turn-on variable gate driver 770A includes a level shifter 771A and buffer PMOS transistors 180A, 181A, and 182A.
  • PMOS transistors 180A, 181A and 182A are connected in parallel between power supply node 57 and control electrode G of power semiconductor element 50 .
  • Level shifter 171 outputs gate voltages for driving MOS transistors 180A, 181A and 182A based on the digital signal received from output port register (PORTOUT) 144 .
  • the gate width of PMOS transistor 181A is, for example, twice the gate width of PMOS transistor 180A in order to differentiate the drive current amounts of PMOS transistors 180A, 181A, and 182A.
  • the gate width of PMOS transistor 182A is, for example, four times the gate width of PMOS transistor 180A.
  • the controller 701B of the drive control circuit 700B for turn-off includes the program memory 131 for turn-off, but does not include the program memory 130 for turn-on. Furthermore, the variable gate driver 770B of the drive control circuit 700B for turn-off has a function of extracting current from the control electrode G to the ground 52, but does not have a function of supplying current to the control electrode G of the power semiconductor element 50. FIG.
  • the turn-off variable gate driver 770B includes a level shifter 771B and buffer NMOS transistors 180B, 181B, and 182B.
  • the NMOS transistors 180B, 181B, 182B are connected in parallel with each other between the control electrode G of the power semiconductor element 50 and the ground 52 .
  • Level shifter 171 outputs gate voltages for driving MOS transistors 180B, 181B and 182B based on the digital signal received from output port register (PORTOUT) 144 .
  • the gate width of NMOS transistor 181B is, for example, twice the gate width of NMOS transistor 180B in order to differentiate the drive current amounts of NMOS transistors 180B, 181B, and 182B.
  • the gate width of NMOS transistor 182B is, for example, four times the gate width of NMOS transistor 180B.
  • the gate signal GSA supplied to the controller 701A of the turn-on drive control circuit 700A and the gate signal GSB supplied to the controller 701B of the turn-off drive control circuit 700B may be a common gate signal GS.
  • edge trigger circuit 160 of controller 701A detects rising edges of common gate signal GS
  • edge trigger circuit 160 (not shown) of controller 701B detects falling edges of common gate signal GS. do.
  • different gate signals GSA and GSB may be supplied to the controllers 701A and 701B, respectively.
  • drive control circuits 700A and 700B of FIG. 16 are the same as those of drive control circuit 100 of FIG. do not have. Even with the configuration of the drive control circuits 700A and 700B described above, as in the case of the first embodiment, it is possible to suppress the occurrence of switching loss and surge at the time of turn-on and turn-off. Note that the current estimation circuit 691 having the configuration described with reference to FIG. 15 of the third embodiment can be combined with this embodiment.
  • Embodiment 5 a case of monitoring the voltage (collector voltage) of the main electrode C on the high potential side of the power semiconductor element 50 will be described for more accurate control.
  • FIG. 17 is a block diagram showing the configuration of the drive control circuit 800 according to the fifth embodiment.
  • Drive control circuit 800 shown in FIG. 17 is different from drive control circuit 100 shown in FIG. 1 in that it further includes a collector voltage detection circuit 892 for detecting the collector voltage.
  • the register file 840 provided in the controller 801 of the drive control circuit 800 of FIG. in addition to the register file 140 provided in the controller 101 of the drive control circuit 100 of FIG.
  • the collector voltage detection circuit 892 includes resistors 893 and 894 as voltage dividing circuits for dividing the collector voltage, and an analog/digital converter (ADC) 895 .
  • Resistors 893 and 894 are connected in series between collector C of power semiconductor element 50 and ground 52 .
  • the ADC 895 AD-converts the voltage (divided voltage) of the connection node of the resistors 893 and 894 .
  • a digital value of the divided voltage obtained by AD conversion is stored in a register (VCE) 847 .
  • Collector voltage detection circuit 892 and register (VCE) 847 described in the fifth embodiment can be combined with any of the first to fourth embodiments.
  • the controller 801 can control the power semiconductor element 50 based on the detected value of the collector voltage of the power semiconductor element 50 . Therefore, according to the drive control circuit 800 of the fifth embodiment, it is possible to control the power semiconductor element 50 with higher precision.

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Abstract

駆動制御回路（１００）において、ミラー期間判定回路（１９０）は、パワー半導体素子（５０）の制御電極の電圧の検出値に基づいてミラー期間であるか否かを判定し、判定結果をフラグレジスタ（１４５）に格納する。可変ゲートドライバ（１７０）は、出力ポートレジスタ（１４４）に格納された電流指令値に応じた電流駆動力で、パワー半導体素子（５０）の制御電極に電圧を印加する。コントローラ（１０１）は、パワー半導体素子（５０）を外部から供給されたゲート信号（ＧＳ）に応答して、少なくとも１つのプログラムメモリ（１３０，１３１）に格納された複数の命令を順に実行する。複数の命令は、フラグレジスタ（１４５）に格納されているミラー期間であるか否かの判定結果に応じて、出力ポートレジスタ（１４４）に格納すべき電流指令値を変更する条件付命令を含む。

Description

パワー半導体素子の駆動制御回路および電力回路
　本開示は、パワー半導体素子を駆動し制御する駆動制御回路および電力回路に関する。
　特許文献１（国際公開第２０１５／１２２４８３号）に記載のゲート駆動回路は、スイッチングデバイスのゲートに接続されるゲート抵抗と、ゲート抵抗に並列接続されるゲートダイオードとを備える。従来のゲート駆動回路は、このようにゲート抵抗とダイオードとを用いてスイッチング時のゲート電流を調整するものが多い。
　特許文献２（特開２０１７－２２９１５１号公報）は、製造プロセスや外部環境のばらつきを反映しつつ、パワー半導体素子を駆動する駆動装置を提供することを目的とする。具体的に、この文献の駆動装置は、トリガ検出回路と電流切り替え回路とを備える。トリガ検出回路は、パワー半導体素子のスイッチング期間にその端子間電圧または端子間電流を監視し、端子間電圧または端子間電流が所定の基準値に到達したことを検出する。電流切り替え回路は、スイッチング期間中に、トリガ検出回路の検出結果をトリガとして、電流値を保存する複数のレジスタの中から選択すべきレジスタを切り替えることにより、可変電流ドライバ回路の駆動電流を遷移させる。具体的に、電流切り替え回路はステートマシンによって構成される。
　特許文献３（特開２０１８－０９３６８４号公報）に記載のパワー半導体素子の駆動制御回路も、特許文献２の場合と同様に、パワー半導体素子の特性ばらつきを考慮したものである。具体的に、この文献の駆動制御回路は、ステートマシン制御回路と、基底データメモリに格納されている駆動電流情報に基づいてＩＧＢＴを駆動する電流駆動回路とを備える。ステートマシン制御回路は、ＰＷＭ信号の立ち上がり時、基底データメモリに格納されている立上げ用の駆動電流情報を定期間内に複数回読み出して電流駆動回路を駆動し、ＰＷＭ信号の立下り時、基底データメモリに格納されている立下げ用の駆動電流情報を所定期間内に複数回読み出して電流駆動回路を駆動する。
国際公開第２０１５／１２２４８３号 特開２０１７－２２９１５１号公報 特開２０１８－０９３６８４号公報
　特許文献１のような周知のゲート駆動回路の回路構成では、抵抗値が固定されたゲート抵抗を用いているために、パワー半導体素子の特性ばらつきに応じて駆動回路の駆動電流を制御できない。
　特許文献２，３の駆動制御回路の構成では、レジスタまたはメモリに格納される電流値または駆動電流情報に従ってゲート駆動回路の駆動電流を制御できる。よって、パワー半導体素子の特性ばらつきにはある程度対処できるが、予め想定された駆動電流値または駆動電流情報から外れた制御はできない。すなわち、これらの文献の駆動制御回路の構成では、設計時に設計者が意図しない状況には対応できない。
　本開示は、上記の問題点を考慮してなされたものである。本開示の目的の１つは、パワー半導体素子の特性ばらつき及び特性の経時変化に応じて従来よりも適切にパワー半導体素子を制御することが可能な、パワー半導体素子の駆動制御回路を提供することである。
　一実施形態において、パワー半導体素子を駆動し制御する駆動制御回路は、ミラー期間判定回路と、可変ゲートドライバと、コントローラとを備える。ミラー期間判定回路は、パワー半導体素子の制御電極の電圧の検出値に基づいてミラー期間であるか否かを判定し、判定結果をフラグレジスタに格納する。可変ゲートドライバは、出力ポートレジスタに格納された電流指令値に応じた電流駆動力で、パワー半導体素子の制御電極に電圧を印加する。コントローラは、パワー半導体素子をターンオンおよびターンオフさせるために外部から供給されたゲート信号に応答して、少なくとも１つのプログラムメモリに格納された複数の命令を順に実行する。複数の命令は、フラグレジスタに格納されているミラー期間であるか否かの判定結果に応じて、出力ポートレジスタに格納すべき電流指令値を変更する条件付命令を含む。
　上記の実施形態によれば、プログラムメモリに格納された複数の命令とミラー期間であるか否かの判定結果とに従って、可変ゲートドライバの電流駆動力を変更できる。よって、パワー半導体素子の特性ばらつき及び特性の経時変化に応じて従来よりも適切にパワー半導体素子を制御できる。
実施の形態１による駆動制御回路１００の構成を示すブロック図である。 命令の例を表形式で示す図である。 図１のミラー期間判定回路１９０の一例を示す回路図である。 図１のバッファ１８０～１８２の構成例を示すブロック図である。 図１の駆動制御回路１００の各部の電圧波形または電流波形を概念的に示す図である。 ターンオン時における制御アルゴリズムの一例を示すフローチャートである。 図６を参照して説明した制御アルゴリズムをプログラムで記載した例を示す図である。 ターンオフ時における制御アルゴリズムの一例を示すフローチャートである。 図８で説明した制御アルゴリズムをプログラムで記載した例を示す図である。 比較例の駆動制御回路によるＩＧＢＴのダブルパルス試験のシミュレーション結果を示す図である。 本実施形態の駆動制御回路によるＩＧＢＴのダブルパルス試験のシミュレーション結果を示す図である。 図１の駆動制御回路１００の変形例としての駆動制御回路３００の構成を示すブロック図である。 ハーフブリッジ４００の構成を示す回路図である。 図１３の駆動制御回路５００Ａ，５００Ｂの詳細な構成を示すブロック図である。 実施の形態３による駆動制御回路６００の構成を示すブロック図である。 実施の形態４による駆動制御回路７００Ａ，７００Ｂの構成を示す図である。 実施の形態５による駆動制御回路８００の構成を示すブロック図である。
　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
　実施の形態１．
　［駆動制御回路の構成］
　図１は、実施の形態１による駆動制御回路１００の構成を示すブロック図である。図１を参照して、駆動制御回路１００は、パワー半導体素子５０を駆動制御する。図１の場合、パワー半導体素子５０としてＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）が示されているが、これに限定されない。たとえば、パワー半導体素子５０は、バイポーラトランジスタであってもよいし、ＦＥＴ（Field-Effect　Transistor）であってもよい。
　図１に示すように、パワー半導体素子５０の低電位側の主電極Ｅと高電位側の主電極Ｃとの間に逆バイアス方向に還流ダイオード５１が接続される。また、制御電極Ｇが負電位となるのを防止するために、低電位側の主電極Ｃと制御電極Ｇとの間に、主電極Ｃから制御電極Ｇの方向が順方向となるようにダイオード５３が接続される。低電位側の主電極Ｃは、基準電位を与えるグランド５２に接続される。
　以下の説明では、高電位側の主電極Ｃをコレクタと称し、低電位側の主電極Ｅをエミッタと称し、制御電極Ｇをゲートと称する場合がある。また、主電極Ｃと主電極Ｅとの間を流れる主電流をコレクタ電流ＩＣＥと称し、主電極Ｃと主電極Ｅとの間の電圧をコレクタ電圧ＶＣＥと称する場合がある。制御電極Ｇに流入または制御電極Ｇから流出する電流をゲート電流と称し、制御電極Ｇと低電位側の主電極Ｅとの間の電圧をゲート電圧ＶＧＥと称する場合がある。
　駆動制御回路１００は、コントローラ１０１と、可変ゲートドライバ１７０と、ミラー期間判定回路１９０と、電流推定回路１９１とを備える。さらに、コントローラ１０１は、カウンタ１５０と、プログラムメモリ１３０，１３１と、エッジトリガ回路１６０と、レジスタファイル１４０と、命令デコーダ１２０と、ＡＬＵ（Arithmetic　Logic　Unit：算術論理演算装置）１１０とを備える。
　エッジトリガ回路１６０には、外部より入力されたゲート信号ＧＳの立ち上がりエッジおよび立ち下がりエッジを検出し、エッジ検出パルス（トリガパルスとも称する）を出力する。本実施形態では、ゲート信号ＧＳは正論理であるとする。したがって、ゲート信号ＧＳがハイレベル（Ｈレベル）のとき、ゲート信号ＧＳは活性状態であり、パワー半導体素子５０はオン状態である。ゲート信号ＧＳがロウレベル（Ｌレベル）のとき、ゲート信号ＧＳは非活性状態であり、パワー半導体素子５０はオフ状態である。
　エッジトリガ回路１６０は、たとえば、２個のＤ－ＦＦ（フリップフロップ）と、インバータと、論理積回路によって構成される。具体的に第１のＤ－ＦＦのクロック入力にゲート信号ＧＳが入力される。第２のＤ－ＦＦのクロック入力にインバータを介して反転したゲート信号ＧＳが入力される。第１のＤ－ＦＦの出力信号と、第２のＤ－ＦＦの反転出力信号との論理積を演算することによって、ゲート信号ＧＳの立ち上がりエッジに対応するエッジ検出パルスを生成できる。また、第１のＤ－ＦＦの反転出力信号と第２のＤ－ＦＦの出力信号との論理積を演算することによって、ゲート信号ＧＳの立ち下がりエッジに対応するエッジ検出パルスを生成できる。上記において、第１および第２のＤ－ＦＦのＤ端子には電源電圧が入力される。
　プログラムメモリ１３０は、パワー半導体素子５０のターンオン時に実行されるべき複数の命令（第１命令とも称する）を格納する。プログラムメモリ１３１は、パワー半導体素子５０のターンオフ時に実行されるべき複数の命令（第２命令とも称する）を格納する。
　図２は、命令の例を表形式で示す図である。図２に示すように、命令は、命令コードとオペランドとを含む。オペランドは、読み出し対象または書き込み対象のレジスタ名、および即値などを含む。たとえば、「ＬＯＡＤ＿ＩＭ（レジスタ、即値）」の「ＬＯＡＤ＿ＩＭ」が命令コードであり、「レジスタ」および「即値」がオペランドである。図２の各命令の機能の詳細については後述する。
　図１に戻って、カウンタ１５０は、エッジトリガ回路１６０によってゲート信号ＧＳの立ち上がりエッジが検出されると、外部クロックに基づいてカウント値を１ずつカウントアップする。カウンタ１５０は、カウント値に応じた番地ＡＤＤＲをターンオン用のプログラムメモリ１３０に出力し、当該番地ＡＤＤＲに記憶された命令（図１のＲＯＭ＿ＤＡＴＡ）をプログラムメモリ１３０から読み出す。カウンタ１５０は、プログラムメモリ１３０から読み出した命令に含まれる命令コードおよび即値を、データＢとして命令デコーダ１２０に出力する。さらに、カウンタ１５０は、プログラムメモリ１３０から読み出した命令に含まれる読み出し対象または書き込み対象のレジスタ名を、データＡとしてレジスタファイル１４０に出力する。指定されたレジスタから読み出された値は、データＣとしてレジスタファイル１４０から命令デコーダ１２０に出力される。また、データＤは、レジスタ（ＣＵＲ）１４６の値、およびフラグレジスタ（ＭＲＲ）１４５の値などであり、レジスタファイル１４０から命令デコーダ１２０に出力される。
　エッジトリガ回路１６０によってゲート信号ＧＳの立ち下がりエッジが検出された場合のカウンタ１５０動作も上記とほぼ同様である。ただし、この場合には、ターンオフ用のプログラムメモリ１３１がカウンタ１５０によってアクセスされる。
　命令デコーダ１２０は、命令コード（データＢ）をフラグレジスタ（ＭＲＲ）１４５の値（データＤ）と併せて解釈することにより、実行すべき演算回路のＥＮＡＢＬＥ信号をデータＥとしてＡＬＵ１１０に出力する。さらに、命令デコーダ１２０は、演算に必要なレジスタの値および即値をデータＦとしてＡＬＵ１１０に出力する。
　ＡＬＵ１１０は、データＥとして命令デコーダ１２０から受信したＥＮＡＢＬＥ信号に基づいて、データＦとして受信したレジスタの値および／または即値を利用して演算を実行する。演算として、たとえば、加算、減算、および論理演算がサポートされる。ＡＬＵ１１０は、さらに、乗算および除算などの他の演算が実行可能に構成されていてもよい。ＡＬＵ１１０は、演算結果をデータＧとしてレジスタファイル１４０に出力する。
　レジスタファイル１４０は、各種の値を記憶するための複数のレジスタを備える。具体的に、レジスタファイル１４０は、プログラムカウンタ（ＰＣ）１４１と、汎用レジスタ（Ｒ０）１４２と、汎用レジスタ（Ｒ１）１４３と、レジスタ（ＣＵＲ）１４６と、フラグレジスタ（ＭＲＲ）１４５と、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４とを含む。
　プログラムカウンタ（ＰＣ）１４１は、前述のカウンタ１５０と基本的に同値である。レジスタ（ＣＵＲ）１４６（第１レジスタとも称する）は、電流推定回路１９１によって推定された電流値を格納する。フラグレジスタ（ＭＲＲ）１４５は、ミラー期間判定回路１９０の判定結果を表すフラグ値を格納する。出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４は、可変ゲートドライバ１７０への出力する電流指令値を格納する。
　既に説明したように、レジスタファイル１４０は、命令実行に必要なレジスタ名をデータＡとして受け取り、ＡＬＵ１１０の演算結果をデータＧとして受け取る。レジスタファイル１４０は、データＧを汎用レジスタ１４２または汎用レジスタ１４３などに格納する。また、レジスタファイル１４０は、命令実行に必要なレジスタの値をデータＣとして命令デコーダ１２０に出力し、レジスタ（ＣＵＲ）１４６およびフラグレジスタ（ＭＲＲ）１４５の値などをデータＤとして命令デコーダ１２０に出力する。
　ミラー期間判定回路１９０は、パワー半導体素子５０の制御電極Ｇの電圧値を監視し、制御電極Ｇの電圧値に基づいてミラー期間であるか否かを判定する。ミラー期間判定回路１９０は、ミラー期間と判定した場合にＨレベルの信号を、フラグレジスタ（ＭＲＲ）１４５および電流推定回路１９１に出力する。
　図３は、図１のミラー期間判定回路１９０の一例を示す回路図である。図３を参照して、ミラー期間判定回路１９０は、微分回路２１０と、積分回路２２０と、比較器２３０，２３１と、閾値電圧生成回路２５０，２５１と、エッジ検出回路２４０とを備える。
　微分回路２１０は、直列接続されたキャパシタ２１１と抵抗器２１２とを含み、一端にゲート電圧ＶＧＥが入力される。積分回路２２０は、微分回路２１０の後段に設けられ、キャパシタ２２１と抵抗器２２２とを含む。キャパシタ２２１は、積分回路２２０の入力ノード２２３とグランド５２との間に接続される。抵抗器２２２は、積分回路２２０の入力ノード２２３と出力ノード２２４との間に接続される。積分回路２２０は、微分回路２１０から出力された微分信号を鈍らせるために設けられている。
　閾値電圧生成回路２５０は、負の閾値電圧Ｖｎｇを生成する。閾値電圧生成回路２５１は、正の閾値電圧Ｖｐｓを生成する。比較器２３１は、積分回路２２０の出力信号と正の閾値電圧Ｖｐｓとを比較することにより、ターンオン時のミラー期間を検出する。比較器２３０は、積分回路２２０の出力信号と負の閾値電圧Ｖｎｇを比較することにより、ターンオフ時のミラー期間を検出する。
　エッジ検出回路２４０は、比較器２３０，２３１の出力信号のエッジを検出する。具体的に、ターンオン時に比較器２３１の出力信号は、Ｌレベル、Ｈレベル、Ｌレベル、Ｈレベル、Ｌレベルの順に変化する。したがって、エッジ検出回路２４０は、最初の立ち下がりエッジでエッジ検出回路２４０の出力をＨレベルに切り替え、次の立ち上がりエッジでエッジ検出回路２４０の出力をＬレベルに切り替える。また、ターンオフ時に比較器２３０の出力信号は、Ｈレベル、Ｌレベル、Ｈレベル、Ｌレベル、Ｈレベルの順に変化する。したがって、エッジ検出回路２４０は、最初の立ち上がりエッジでエッジ検出回路２４０の出力をＨレベルに切り替え、次の立ち下がりエッジでエッジ検出回路２４０の出力をＬレベルに切り替える。よって、ミラー期間判定回路１９０がＨレベルの信号を出力する期間がミラー期間に対応する。
　図１に戻って、ミラー期間判定回路１９０によってミラー期間と判定されている間、フラグレジスタ（ＭＲＲ）１４５に格納されているフラグには“１”が立つ。したがって、命令デコーダ１２０でデコードされた命令が、ミラー期間であるという条件付の命令である場合には、フラグレジスタ（ＭＲＲ）１４５に格納されているフラグに“１”が立っている場合に、ロード、ストア、ジャンプ命令などが実行される。この機能により、ミラー期間の開始および終了のタイミングが変化したとしても、ミラー期間の間に確実にゲートドライバからパワー半導体素子５０への電流駆動力を変化させることができる。結果として、スイッチング損失およびサージを抑圧するようにパワー半導体素子５０を動作させることができる。以下の説明では、電流駆動力を単に駆動力とも称する。
　電流推定回路１９１は、ミラー期間判定回路１９０からミラー期間を表すフラグ値を受け取るとともに、そのときの制御電極Ｇの電圧（すなわち、ゲート電圧）を受け取る。電流推定回路１９１は、これらに基づいて主電極間を流れる主電流（すなわち、コレクタ電流）を推定し、推定結果をレジスタ（ＣＵＲ）１４６に格納する。ミラー期間中のゲート電圧はコレクタ電流に比例するため、ゲート電圧に基づいてコレクタ電流を推定できる。コレクタ電流の推定するために、ゲート電圧とコレクタ電流との関係を示すテーブルを予め作成してこのテーブルを参照してもよいし、線形近似式を用いてゲート電流からコレクタ電流を計算してもよい。なお、電流推定回路１９１におけるコレクタ電流推定方式として上記と異なる方式を用いてもよい。
　可変ゲートドライバ１７０は、レジスタファイル１４０の出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４と接続され、出力ポートレジスタ１４４に格納された電流指令値に応じた電流駆動力で、パワー半導体素子５０の制御電極Ｇに電圧を印加する。図１に示すように、可変ゲートドライバ１７０は、レベルシフタ１７１と、バッファ１８０，１８１，１８２とを備える。
　レベルシフタ１７１は、出力ポートレジスタ１４４から電流指令値として、たとえば３ｂｉｔのデジタル信号を受け取る。レベルシフタ１７１は、たとえば５Ｖ／０Ｖもしくは３．３Ｖ／０Ｖの電圧値を表すこのデジタル信号を、１５Ｖ／０Ｖの電圧値を表すデジタル信号にレベルシフトして、バッファ１８０，１８１，１８２へ出力する。
　バッファ１８０，１８１，１８２は、レベルシフトされた３ｂｉｔのデジタル信号を受け取り、このデジタル信号に応じたアナログ電圧を生成してパワー半導体素子５０の制御電極Ｇに印加する。ここで、バッファ１８０によって駆動される電流量を基準にして、バッファ１８１の駆動電流量が基準値の２倍、バッファ１８２の駆動電流量が基準値の４倍になるように、バッファ１８０，１８１，１８２が構成される。バッファの段数を増やすことにより、より細かく駆動電流量を制御できる。
　図４は、図１のバッファ１８０～１８２の構成例を示すブロック図である。図１および図４を参照して、バッファ１８０は、駆動制御回路１００用の電源ノード(node）５７とパワー半導体素子５０の制御電極Ｇとの間に接続されたＰＭＯＳ（P-channel　Metal　Oxide　Semiconductor）トランジスタ１８０Ａと、制御電極Ｇとグランド５２との間に接続されたＮＭＯＳ（N-channel　Metal　Oxide　Semiconductor）トランジスタ１８０Ｂとを含む。同様に、バッファ１８１は、電源ノード５７と制御電極Ｇとの間に接続されたＰＭＯＳトランジスタ１８１Ａと、制御電極Ｇとグランド５２との間に接続されたＮＭＯＳトランジスタ１８１Ｂとを含む。バッファ１８２は、電源ノード５７と制御電極Ｇとの間に接続されたＰＭＯＳトランジスタ１８２Ａと、制御電極Ｇとグランド５２との間に接続されたＮＭＯＳトランジスタ１８２Ｂとを含む。上記の接続関係によれば、ＰＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａは、電源ノード５７と制御電極Ｇとの間に互いに並列に接続される。ＮＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂは、制御電極Ｇとグランド５２との間に互いに並列に接続される。
　バッファの電流駆動力（すなわち、駆動電流量）に差をつけるために、たとえば、ＰＭＯＳトランジスタ１８１ＡおよびＮＭＯＳトランジスタ１８１Ｂの各々のゲート幅は、ＰＭＯＳトランジスタ１８０ＡおよびＮＭＯＳトランジスタ１８０Ｂの各々のゲート幅の２倍である。また、ＰＭＯＳトランジスタ１８２ＡおよびＮＭＯＳトランジスタ１８２Ｂの各々のゲート幅は、たとえば、ＰＭＯＳトランジスタ１８０ＡおよびＮＭＯＳトランジスタ１８０Ｂの各々のゲート幅の４倍である。
　一実施態様において、コントローラ１０１は、ターンオン時に、駆動電流量に応じて上アームのＰＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａのうちの少なくとも１つをオン状態にし、下アームのＮＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂをいずれもオフ状態にする。これにより、電源ノード５７からパワー半導体素子５０の制御電極Ｇに電流が流れて、制御電極Ｇに電荷が流入する。コントローラ１０１は、ターンオフ時に、駆動電流量に応じて下アームのＮＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂの少なくとも１つをオン状態にし、上アームのＰＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａをオフ状態にする。これにより、パワー半導体素子５０の制御電極Ｇからグランド５２に電流が流れて、制御電極Ｇから電荷が流出する。
　上記の変形例として、ターンオン時の一部の時間帯において、駆動電流量に応じて下アームのＮＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂの少なくとも１つをオン状態にし、上アームのＰＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａをオフ状態にしてもよい。これにより、ターンオン時の一部の時間帯において、パワー半導体素子５０の制御電極Ｇからグランド５２に電流を流して、制御電極Ｇから電荷を引き抜くことができる。
　また、上記の変形例として、ターンオフ時の一部の時間帯において、駆動電流量に応じて上アームのＰＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａのうちの少なくとも１つをオン状態にし、下アームのＮＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂをいずれもオフ状態にしてもよい。これにより、ターンオフ時の一部の時間帯において、電源ノード５７からパワー半導体素子５０の制御電極Ｇに電流を流して、制御電極Ｇに電荷を注入することができる。
　上記のように、図４の可変ゲートドライバ１７０の構成によれば、可変ゲートドライバ１７０の電流駆動力（すなわち、駆動電流量）だけでなく、駆動電流（すなわち、ゲート電流）の方向も可変にできる。
　［駆動制御回路の動作］
　次に、図１の駆動制御回路１００の代表的な動作について説明する。
　図５は、図１の駆動制御回路１００の各部の電圧波形または電流波形を概念的に示す図である。図５では、上から順に、ゲート電圧ＶＧＥ、コレクタ電流ＩＣＥ、コレクタ電圧ＶＣＥ、およびゲート電圧の微分の各波形、ミラー期間を示す信号波形、ＩＧＢＴ内部のＭＯＳ（Metal　Oxide　Semiconductor）トランジスタ（ＭＯＳ－Ｔｒ）のオン期間、ならびにゲート電流の強度制御の一例が示されている。
　ターンオン時のゲート電圧ＶＧＥの波形には、１段目の正の傾きが生じている時刻ｔ１から時刻ｔ２までの期間Ａと、傾きが０である時刻ｔ２から時刻ｔ３までの期間Ｂと、２段目の正の傾きが生じている時刻ｔ３から時刻ｔ４までの期間Ｃとの３区間が存在する。期間Ｃにおいて、ゲート電圧は最大値に達する。ゲート電圧ＶＧＥが平坦となる期間、すなわち、期間Ｂがミラー期間に相当する。同様に、ターンオフ時のゲート電圧ＶＧＥの波形には、１段目の負の傾きが生じている時刻ｔ５から時刻ｔ６までの期間Ｄと、傾きが０である時刻ｔ６から時刻ｔ７までの期間Ｅと、２段目の負の傾きが生じている時刻ｔ７から時刻ｔ８までの期間Ｆとの３区間が存在する。期間Ｆにおいて、ゲート電圧は０電圧に戻る。ゲート電圧ＶＧＥが平坦となる期間、すなわち、期間Ｅがミラー期間に相当する。
　コレクタ電流ＩＣＥは、期間Ａで増加し、期間Ｂの最初にオーバシュートする。その後、期間Ｂの残り、期間Ｃ、時刻ｔ４から時刻ｔ５まで、期間Ｄ、および期間Ｅにおいて、コレクタ電流ＩＣＥは一定である。期間Ｆにおいてコレクタ電流ＩＣＥは０まで減少する。
　コレクタ電圧ＶＣＥは、期間Ａで一定であるが、期間Ｂでグランド電圧に近い電圧にまで減少する。期間Ｃの初めのほうまで少し電圧が残る場合もある。その後、期間Ｃの残り、時刻ｔ４から時刻ｔ５まで、および期間Ｄにおいて、コレクタ電圧ＶＣＥは、ほぼグランド電圧であって一定である。コレクタ電圧ＶＣＥは、期間Ｅで増加し、期間Ｆで期間Ａの電圧値と同じ電圧値に戻る。
　ゲート電圧ＶＧＥの微分は、ゲート電圧ＶＧＥが増加するときに正の値になり、ゲート電圧ＶＧＥが減少するときに負の値となる。すなわち、ゲート電圧ＶＧＥの微分は、期間ＡとＣで正の値となり、期間ＤとＥで負の値となり、その他の期間で０になる。
　ミラー期間は、図１のミラー期間判定回路１９０によって検出されたゲート電圧ＶＧＥの時間微分情報に基づいて判断できる。具体的に、ミラー期間判定回路１９０は、ゲート電圧ＶＧＥの微分の正から０へ立ち下がりを検出してＨレベルの信号を出力し、ゲート電圧ＶＧＥの微分の０から正への立ち上がりを検出して、Ｌレベル信号を出力する。さらに、ミラー期間判定回路１９０は、ゲート電圧ＶＧＥの微分の負から０へ立ち上がりを検出してＨレベルの信号を出力し、ゲート電圧ＶＧＥの微分の０から負への立ち下がりを検出して、Ｌレベル信号を出力する。
　なお、パワー半導体素子５０としてのＩＧＢＴは、ＮＭＯＳトランジスタとＰＮＰバイポーラトランジスタとを組み合わせた構造を有している。図５では、ＩＧＢＴ内部のＭＯＳトランジスタを強力にオンさせるための期間を、ＭＯＳトランジスタのオン期間として示している。
　上記のようにミラー期間を検出することにより、ターンオン時のゲート電流を３つの期間Ａ，Ｂ，Ｃに分けて制御でき、ターンオフ時のゲート電流を３つの期間Ｄ，Ｅ，Ｆに分けて制御できる。駆動制御回路１００に設けられたクロックに基づいて、各期間をさらに細かく分けてゲート電流を制御してもよい。図５では、期間Ａ，Ｃ，Ｄ，Ｆにおいてゲート電流の強度を強め、期間Ｂ，Ｅのミラー期間においてゲート電流の強度を弱める例が示されている。
　［フローチャートおよびプログラム例（ターンオン時）］
　以下、駆動制御回路１００によるパワー半導体素子５０の制御アルゴリズムの一例を示すフローチャートおよびプログラムについて説明する。
　図６は、ターンオン時における制御アルゴリズムの一例を示すフローチャートである。図６では、コントローラ１０１の出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から可変ゲートドライバ１７０に出力されるゲート電流強度の指令値（電流指令値と称する）の例が示されている。前述のように、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４の格納されている電流指令値が可変ゲートドライバ１７０に出力される。可変ゲートドライバ１７０の電流駆動力は、３ビットを想定して０から７の値で表現されている。駆動力０は電流が流れていない状態であり、駆動力７は最大電流が流れている状態を示している。駆動力を表す数値に比例して可変ゲートドライバ１７０からパワー半導体素子５０の制御電極Ｇに出力される電流値は変化する。
　図５の期間Ａでは、パワー半導体素子５０の制御電極Ｇに最大電流を与えることにより、制御電極Ｇの電圧（ゲート電圧）を急速に立ち上げることを制御方針とする。具体的に、ステップＳ１０１において、コントローラ１０１は、５クロックにわたって出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大駆動力７を代入する。これにより、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から可変ゲートドライバ１７０に駆動力７が５クロック分出力される。
　期間Ｂでは、コレクタ電流のサージを抑えるために、一旦ゲート電流を最小まで下げ、その後、元の値に戻すことを制御方針とする。具体的に、ステップＳ１０２において、コントローラ１０１は、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最小電流を表す駆動力１を代入する。これにより、可変ゲートドライバ１７０の出力電流が最小電流まで低下する。
　次のステップＳ１０３において、コントローラ１０１は、ミラー期間判定回路１９０の検出結果に基づいてミラー期間であるか否かを判定する。ミラー期間であれば（ステップＳ１０３でＹＥＳ）、コントローラ１０１は可変ゲートドライバ１７０に駆動力３を代入する。ミラー期間でなければ（ステップＳ１０３でＮＯ）、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に格納されている駆動力の値は１のまま維持される。
　その後、ステップＳ１０５において、コントローラ１０１は、５クロックにわたって出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大電流を表す駆動力７を代入する。これにより、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から可変ゲートドライバ１７０に駆動力７が５クロック分出力される。
　期間Ｃでは、ミラー期間が終わっていたらゲート電流を最大値まで戻すことを制御方針とする。まず、ステップＳ１０６において、コントローラ１０１は、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に駆動力３を代入する。これにより、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から可変ゲートドライバ１７０に駆動力３が出力される。
　次に、コントローラ１０１は、ステップＳ１０７でミラー期間であるか否かを判定し、ミラー期間で終わっていれば（ステップＳ１０７でＮＯ）、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大駆動力７を代入する（ステップＳ１０８）。したがって、ミラー期間が終わっていなければ（ステップＳ１０７でＹＥＳ）、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に格納されている駆動力の表す値は、３のまま維持される。上記のミラー期間でなければ、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大駆動力７を代入するというステップは、全部で３回実行される（ステップＳ１０７～Ｓ１１２）。その後、コントローラ１０１は、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に格納される値を最大駆動力７で固定する（ステップＳ１１３）。
　次に、上記の代表的な制御アルゴリズムをプログラムでどのように実現するかについて説明する。まず、図２に戻って、プログラムで利用する命令について説明する。図２において、レジスタは、図１のレジスタファイル１４０に含まれるレジスタのいずれかを表す。即値は、３２ｂｉｔ幅であるとする。
　図２のＬＯＡＤ＿ＩＭ命令は、レジスタに即値を代入する。レジスタとして、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４を指定すると、可変ゲートドライバ１７０の駆動力を変化させることができる。
　ＭＯＶ命令はレジスタとレジスタとの間での代入を実行する。
　ＬＯＡＤ＿ＭＲ命令は、ミラー期間である場合に、指定されたレジスタに即値を代入する。ミラー期間でない場合には、当該レジスタに即値は代入されない。レジスタとして、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４を指定すると、ミラー期間の場合に、可変ゲートドライバ１７０の駆動力が、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に代入された即値に変化する。
　ＬＯＡＤ＿ＮＭＲ命令は、ミラー期間でない場合に、指定されたレジスタに即値を代入する。ミラー期間である場合には、当該レジスタに即値は代入されない。レジスタとして、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４を指定すると、ミラー期間でない場合に、可変ゲートドライバ１７０の駆動力が、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に代入された即値に変化する。
　ＪＵＭＰ命令は、レジスタファイル１４０のプログラムカウンタ（ＰＣ）１４１に即値を代入する。これにより、次の実行する命令をプログラムメモリの即値で指定される番地に変化させる。ＪＵＭＰ命令の変形例として、２つのレジスタの値を比較したり、レジスタの値と即値とを比較したりした上で、それらの値が等しいとき又は等しくないとき、一方が他方より小さいとき又は大きいときに指定の番地へ飛ぶＪＵＭＰ命令を設けてもよい。また、ミラー期間であれば又はミラー期間でなければ、指定の番地へ飛ぶＪＵＭＰ命令を設けてもよい。
　ＡＤＤ＿ＩＭ命令は、レジスタの格納値と即値との加算を行い、加算結果をレジスタに格納する。
　ＡＤＤ＿ＭＲ命令は、ミラー期間であるときに、レジスタの格納値と即値との加算を行い、加算結果をレジスタに格納する。ミラー期間ではないときには加算演算は実行されない。
　ＡＤＤ＿ＮＭＲ命令は、ミラー期間でないときに、レジスタの格納値と即値との加算を行い、加算結果をレジスタに格納する。ミラー期間のときには加算演算は実行されない。
　ＳＵＢ＿ＩＭ命令は、レジスタの格納値から即値を減算し、減算結果をレジスタに格納する。
　ＳＵＢ＿ＭＲ命令は、ミラー期間であるときに、レジスタの格納値から即値を減算し、減算結果をレジスタに格納する。ミラー期間でないときには減算は実行されない。
　ＳＵＢ＿ＮＭＲ命令は、ミラー期間でないときに、レジスタの格納値から即値を減算し、減算結果をレジスタに格納する。ミラー期間のときには減算は実行されない。
　コントローラ１０１は、演算として加算および減算以外に、乗算、除算、シフト命令を実行可能に構成されていてもよい。上記のような命令セットが設けられていることによって、ミラー期間の長さ、コレクタ電圧値、またはコレクタ電流値などに応じて、駆動力を演算し、演算結果を出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に格納できる。この結果、可変ゲートドライバ１７０の駆動力を変化させることができる。
　図７は、図６を参照して説明した制御アルゴリズムをプログラムで記載した例を示す図である。図７の左から、プログラムメモリ１３０の番地、命令コード、その命令を実行するために必要なレジスタ、即値などのオペランドが示されている。
　図７の期間Ａでは、番地０から番地４までのＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４へ最大出力を表す値７が代入される。これにより、パワー半導体素子５０の制御電極Ｇの電圧が急速に立ち上げられる。
　期間Ｂの番地５のＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最小出力を表す値１が代入される。これにより、可変ゲートドライバ１７０からパワー半導体素子５０の制御電極Ｇへ出力される電流が最小値まで低下するので、パワー半導体素子５０のコレクタ電流のサージを抑制できる。
　次に、期間Ｂの番地６のＬＯＡＤ＿ＭＲ＿ＩＭ命令によって、ミラー期間に入っていなければ出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４の値は最小値１のままに維持され、ミラー期間に入っていれば、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に３が代入される。これにより、ミラー期間の開始時点の変化に応じてゲート電流値を調整できる。
　その次に、期間Ｂの番地７から番地１１までのＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に７が代入される。これによって、可変ゲートドライバ１７０からパワー半導体素子５０の制御電極Ｇへ最大電流が５クロック分出力される。
　次に、期間Ｃの番地１２のＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４へ３が代入される。
　その次に、番地１３のＬＯＡＤ＿ＮＭＲ＿ＩＭ命令によって、ミラー期間のままであれば出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４の値が３のまま維持され、パワー半導体素子５０の制御電極Ｇが中程度の電流で充電される。ミラー期間が終了していると、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４には、最大電流に対応する値７が代入される。これにより、パワー半導体素子５０の制御電極Ｇが急速に充電される。番地１３と同じ命令は、番地１４および番地１５においても繰り返される。これにより、ミラー期間の終了時点の変化に応じてゲート電流値を調整できる。
　その次に、番地１６のＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大電流に対応する値７が代入される。さらに、番地１７のＪＵＭＰ命令によって番地１６のＬＯＡＤ＿ＩＭ命令が繰り返される。これにより、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から可変ゲートドライバ１７０への出力が最大出力に固定される。
　上記のように、期間Ｂおよび期間Ｃに盛り込まれているＬＯＡＤ＿ＭＲ＿ＩＭ命令およびＬＯＡＤ＿ＮＭＲ＿ＩＭ命令のおかげで、コレクタ電圧およびコレクタ電流の波形が変わっても、ほぼ同じゲート電流制御を実現できる。
　［フローチャートおよびプログラム例（ターンオフ時）］
　次に、パワー半導体素子５０のターンオフ時におけるゲート電流制御について説明する。ターンオフ時のゲート電流の方向はターンオン時のゲート電流の方向と逆になる。また、ターンオフ時の制御方針はターンオン時の制御方針に類似しているが、全く同じではない。パワー半導体素子５０と逆並列に接続される還流ダイオード５１はゲート電圧によって制御できないので、ターンオフ時の場合のゲート電流制御をターンオン時の場合と全く同じにしても同様の効果が得られないからである。
　図８は、ターンオフ時における制御アルゴリズムの一例を示すフローチャートである。図８を参照して、期間Ｄでは、パワー半導体素子５０の制御電極Ｇから引き出される電流を最大にすることにより、制御電極Ｇの電圧（ゲート電圧）を急速に立ち下げることを制御方針とする。具体的に、ステップＳ２０１において、コントローラ１０１は、５クロックにわたって出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大駆動力７を代入する。これにより、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から可変ゲートドライバ１７０に駆動力７が５クロック分出力される。
　期間Ｅでは、パワー半導体素子５０の制御電極Ｇから引き出される電流を最小にすることによって、制御電極Ｇの電圧変化を抑制することを制御方針とする。具体的に、ステップＳ２０２において、コントローラ１０１は、７クロックにわたって出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最小駆動力１を代入する。これにより、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から可変ゲートドライバ１７０に駆動力１が７クロック分出力される。
　期間Ｆでは、パワー半導体素子５０の制御電極Ｇの電圧を徐々に立ち下げることを制御方針とする。したがって、可変ゲートドライバ１７０の駆動力を最大値である７に戻すタイミングを遅らせる。
　具体的に、まず、ステップＳ２０３において、コントローラ１０１は、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に駆動力３を代入する。
　次のステップＳ２０４において、コントローラ１０１は、ミラー期間であるか否かを判定し、ミラー期間であれば（ステップＳ２０４でＹＥＳ）、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大駆動力７を代入する（ステップＳ２０５）。ミラー期間が終わっていれば、現在の駆動力３が維持される。
　その次のステップＳ２０６において、コントローラ１０１は、ミラー期間であるか否かを判定し、ミラー期間であれば（ステップＳ２０６でＹＥＳ）、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に駆動力３を代入する（ステップＳ２０７）。ミラー期間が終わっていれば（ステップＳ２０６でＮＯ）、現在の駆動力である３または７が維持される。
　その次のステップＳ２０８において、コントローラ１０１は、ミラー期間であるか否かを判定し、ミラー期間が終わっていれば（ステップＳ２０８でＮＯ）、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大駆動力７を代入する（ステップＳ２０９）。ミラー期間が終わっていなければ（ステップＳ２０８でＹＥＳ）、現在の駆動力である３が維持される。その後、コントローラ１０１は、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に格納される値を最大駆動力７で固定する（ステップＳ２１０）。
　図９は、図８で説明した制御アルゴリズムをプログラムで記載した例を示す図である。図９の左から、プログラムメモリ１３１の番地、命令コード、その命令を実行するために必要なレジスタ、即値などのオペランドが示されている。
　図９の期間Ｄでは、番地０から番地４までのＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４へ最大出力を表す値７が代入される。これにより、パワー半導体素子５０の制御電極Ｇの電圧が急速に立ち下げられる。
　期間Ｅの番地５から番地１１のＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４へ最小出力を表す値１が代入される。これにより、パワー半導体素子５０の制御電極Ｇの電圧変化が抑制される。
　期間Ｆの番地１２のＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４へ中程度の電流値を表す値３が代入される。
　その次に、番地１３のＬＯＡＤ＿ＭＲ＿ＩＲ命令によって、ミラー期間のままであれば出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４へ最大電流を表す値７が代入される。ミラー期間が終了していると、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４の値は、中程度の電流値を表す値３のまま維持される。
　その次に、番地１４のＬＯＡＤ＿ＭＲ＿ＩＲ命令によって、ミラー期間のままであれば出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４へ中程度の電流値を表す値３が代入される。ミラー期間が終了していると、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４の値は、３または７のまま維持される。
　その次に、番地１５のＬＯＡＤ＿ＮＭＲ＿ＩＭ命令によって、ミラー期間が終了していると、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４へ最大電流を表す値７が代入される。ミラー期間のままであれば、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４の値は、中程度の電流値を表す値３のまま維持される。
　その次に、番地１６のＬＯＡＤ＿ＩＭ命令によって、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４に最大電流に対応する値７が代入される。さらに、番地１７のＪＵＭＰ命令によって番地１６のＬＯＡＤ＿ＩＭ命令が繰り返される。これにより、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から可変ゲートドライバ１７０への出力が最大出力に固定される。
　［シミュレーション結果］
　本実施形態の駆動制御回路１００の効果を確認するために、パワー素子のダブルパルス試験を模擬する回路シミュレーションを実施し、そのときの損失を計算した。
　図１０は、比較例の駆動制御回路によるＩＧＢＴのダブルパルス試験のシミュレーション結果を示す図である。比較例の駆動制御回路では、２０Ωのゲート抵抗が設けられ、ゲートドライバの駆動力は変化させない。ＩＧＢＴの模擬にはＳＰＩＣＥモデルを用いた。
　図１０では、上から順に、ゲート信号、損失（μＪ）、コレクタ電流ＩＣ（Ａ）、コレクタ電圧ＶＣ（Ｖ）、ゲート電圧（Ｖ）の各波形が示されている。損失は、コレクタ電流とコレクタ電圧とを乗算することにより計算できる。時間が２０μ秒のときの損失と、時間が６０μ秒のときの損失とを積分すると６３６μＪであった。
　図１１は、本実施形態の駆動制御回路によるＩＧＢＴのダブルパルス試験のシミュレーション結果を示す図である。本実施形態の場合、ゲート抵抗は設けられていない。ＩＧＢＴの模擬にはＳＰＩＣＥモデルを用いた。
　図１１では、上から順に、ミラー期間判定回路１９０の出力をＬレベルにするタイミングパルス、ミラー期間判定回路１９０の出力をＨレベルにするタイミングパルス、ゲート信号、損失（μＪ）、コレクタ電流ＩＣ（Ａ）、コレクタ電圧ＶＣ（Ｖ）、ゲート電圧（Ｖ）の各波形が示されている。損失は、コレクタ電流とコレクタ電圧とを乗算することにより計算できる。時間が２０μ秒のときの損失と、時間が６０μ秒のときの損失とを積分すると３５９μＪであった。したがって、本実施形態の駆動制御回路１００では、ゲート抵抗を設けなくても、比較例の場合に比べて損失を低減させるように動作できていることが確認できた。
　［実施の形態１の変形例］
　図１２は、図１の駆動制御回路１００の変形例としての駆動制御回路３００の構成を示すブロック図である。
　図１２の駆動制御回路３００は、図１のプログラムメモリ１３０およびプログラムメモリ１３１を共有化したプログラムメモリ３３０を有する点で、図１の駆動制御回路１００と異なる。プログラムメモリ３３０には、パワー半導体素子５０のターンオン時の制御に用いられるプログラムと、パワー半導体素子５０のターンオフ時の制御に用いられるプログラムとの両方が格納される。
　たとえば、ターンオン時の制御のためのプログラムがプログラムメモリ３３０の０番地から格納され、ターンオフ時の制御のためのプログラムがプログラムメモリ３３０の１２８番地から格納される。この場合、ターンオン時には、外部クロックに応じて０番地から１ずつ加算された番地が実行され、ターンオフ時には、外部クロックに応じて１２８番地から１ずつ加算された番地が実行される。ターンオフ時にプログラムが開始される番地を２のべき乗の値にしておくことによって、回路規模を小さくできる。
　図１２のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
　［実施の形態１の効果］
　以上のように本実施の形態の駆動制御回路１００，３００では、プログラムメモリ１３０，１３１，３３０に格納された複数の命令を順に実行することにより、パワー半導体素子５０のターンオン時およびターンオフ時に可変ゲートドライバ１７０の駆動力を調整し、電流の方向を変化させることができる。プログラムメモリ１３０，１３１，３３０の内容は、駆動制御回路１００、３００をＩＣ（Integrated　Circuit）として製造した後に、任意に書き換えることができる。さらに、パワーモジュールの組み立て後にプログラムを書き込めるようにプログラムメモリの端子をパワーモジュールの筐体に設けておくことにより、後工程でのゲート抵抗の調整も不要になる。
　また、上記の複数の命令は、パワー半導体素子５０の状態に応じて処理を実行したり又は処理内容を変更したりする条件付き命令を含む。これにより、パワー半導体素子５０のコレクタ電圧および／またはコレクタ電流の値の変化に応じて、ゲート駆動電流の値を調整したり、電流の方向を変化させたりできる。たとえば、ターンオン時の制御において、ミラー期間の開始前に制御電極Ｇを高速に充電し、ミラー期間に入る直前に駆動力を下げ、または電流の方向を変えて制御電極Ｇから電荷を引き抜き、その後、ミラー期間に入ると再び高速に制御電極Ｇを充電するといった制御が実現できる。ミラー期間の終了時においても同様に一時的に駆動力を下げ、または電流の方向を変えて制御電極Ｇから電荷を引き抜き、その後、再び高速に制御電極Ｇを充電するといった制御が実現できる。したがって、予め定められた時間経過に従った決め打ち的なパワー半導体素子５０の制御ではなく、パワー半導体素子５０の状態に応じて柔軟にパワー半導体素子５０を制御できる。この結果、サージを抑制し、スイッチング損失を低減できる。
　さらに、本実施の形態の駆動制御回路１００，３００は、パワー半導体素子５０の経時劣化、パワーモジュール内のワイヤの劣化、またはパワーモジュールの冷却機構の劣化が生じた場合にも対処可能である。そのような劣化によってコレクタ電圧および／またはコレクタ電流に変化が生じたり、ミラー期間の開始および終了のタイミングに変化が生じたりしたりすれば、その変化に応じた内容にプログラムを書き換えることができるからである。この結果、可変ゲートドライバ１７０の駆動力を調整して劣化の影響を緩和できる。また、プログラムの書き換えでは、命令の追加、変更、削除などが自由にできるので、設計時に想定していなかった事態にも対処できる。
　実施の形態２．
　実施の形態２では、２個のパワー半導体素子を直列に接続することにより、電力回路としてハーフブリッジ回路を構成した場合について説明する。
　図１３は、ハーフブリッジ４００の構成を示す回路図である。図１３に示すように、ハーフブリッジ４００は、パワー半導体素子５０Ａ，５０Ｂと、還流ダイオード５１Ａ，５１Ｂと、ダイオード５３Ａ，５３Ｂと、駆動制御回路５００Ａ，５００Ｂとを含む。
　パワー半導体素子５０Ｂおよび５０Ａは、電源５６とグランド５２との間にこの順で直列に接続される。パワー半導体素子５０Ａを下アームまたはロウサイドのパワー半導体素子５０Ａとも称し、パワー半導体素子５０Ｂを上アームまたはハイサイドのパワー半導体素子５０Ｂとも称する。還流ダイオード５１Ａ，５１Ｂは、パワー半導体素子５０Ａ，５０Ｂとそれぞれ逆並列に接続される。ダイオード５３Ａは、パワー半導体素子５０Ａの低電位側の主電極Ｃと制御電極Ｇとの間に、主電極Ｃから制御電極Ｇの方向が順方向となるように接続される。同様に、ダイオード５３Ｂは、パワー半導体素子５０Ｂの低電位側の主電極Ｃと制御電極Ｇとの間に、主電極Ｃから制御電極Ｇの方向が順方向となるように接続される。
　駆動制御回路５００Ａは、パワー半導体素子５０Ａに対応して設けられ、入力されたゲート信号ＧＳＡならびにパワー半導体素子５０Ａのコレクタ電圧および／またはコレクタ電流の検出値に基づいて、対応するパワー半導体素子５０Ａのスイッチングを制御する。同様に、駆動制御回路５００Ｂは、パワー半導体素子５０Ｂに対応して設けられ、入力されるゲート信号ＧＳＢならびにパワー半導体素子５０Ｂのコレクタ電圧および／またはコレクタ電流の検出値に基づいて、対応するパワー半導体素子５０Ｂのスイッチングを制御する。なお、以下の説明において、駆動制御回路５００Ａ，５００Ｂを総称して駆動制御回路５００と記載する。
　上記のゲート信号ＧＳＡおよびゲート信号ＧＳＢは、互いに反転させた信号であるとともに、両方ともＬレベルになるデッドタイムが設けられている。これにより、上アームのパワー半導体素子５０Ｂと下アームのパワー半導体素子５０Ａとが同時にオン状態になるアーム短絡が発生しないようにしている。しかしながら、信号遅延などのせいでアーム短絡が発生する可能性はあり得る。そこで、駆動制御回路５００Ａ，５００Ｂの各々は、対応するパワー半導体素子の制御タイミングを非同期信号４６１として相手方の駆動制御回路に送信する。駆動制御回路５００Ａ，５００Ｂの各々は、受信した相手方の制御タイミングに基づいて相手方のターンオフ動作が完了した後に、対応するパワー半導体素子のターンオン動作を開始させる。
　図１４は、図１３の駆動制御回路５００Ａ，５００Ｂの詳細な構成を示すブロック図である。図１４を参照して、駆動制御回路５００Ａ，５００Ｂの各々のエッジトリガ回路５６０は、他の駆動制御回路のエッジトリガ回路５６０との間で非同期信号４６１の通信を行うように構成されている点で、図１のエッジトリガ回路１６０と異なる。
　たとえば、エッジトリガ回路５６０からカウンタ１５０に出力される立ち上がりエッジおよび立ち下がりエッジを表すエッジ検出パルス、またはエッジ検出パルスを起点とする複数クロック分のパルスが、非同期信号４６１として用いられる。図１を参照して説明したように、エッジトリガ回路５６０がＤ－ＦＦを利用して構成される場合、非同期信号４６１を反転させた信号をＤ－ＦＦのイネーブル端子に入力することによって、相手側の駆動制御回路５００のエッジトリガ回路５６０から非同期信号４６１を受けている間、エッジ検出パルスの生成を抑止できる。すなわち、非同期信号４６１は、エッジ検出パルスの生成を抑止する抑止信号である。
　図１４のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図１２を参照して説明したように、駆動制御回路５００Ａ，５００Ｂの各々において、プログラムメモリ１３０，１３１を共通化したプログラムメモリを設けてもよい。
　上記のとおり実施の形態２では、実施の形態１の駆動制御回路をハーフブリッジに適用した場合について説明した。上記で説明した構成によってアーム短絡の発生を防止しながら、サージとスイッチング損失とを抑制可能な駆動制御回路５００Ａ，５００Ｂを提供できる。
　実施の形態３．
　実施の形態３では、図１の電流推定回路１９１の変形例について説明する。変形例の電流推定回路６９１は、パワー半導体素子５０のセンス電極Ｓから出力されたセンス電流を検出することにより、コレクタ電流ＩＣＥを推定する。ここで、センス電極Ｓは、パワー半導体素子５０の低電位側の主電極（エミッタ）Ｅの一部を分離したものである。これにより、センス電極Ｓの面積とエミッタＥの面積との比に応じてコレクタ電流ＩＣＥが縮小されたセンス電流を検出できる。以下、図面を参照して詳細に説明する。
　図１５は、実施の形態３による駆動制御回路６００の構成を示すブロック図である。図１５の駆動制御回路６００では、電流推定回路６９１の構成が図１の駆動制御回路１００の電流推定回路１９１の構成と異なる。
　電流推定回路６９１は、パワー半導体素子５０のセンス電極Ｓから流出するセンス電流を検出し、検出したセンス電流の値をレジスタファイル１４０のレジスタ（ＣＵＲ）１４６に格納する。コントローラ１０１は、センス電流の検出値に基づいてコレクタ電流ＩＣＥを推定できる。
　より詳細には、電流推定回路６９１は、センス電流を電圧に変換し、変換された電圧をＡＤ（Analog-to-Digital）変換する。図１５に示すように、電流推定回路６９１は、電流－電圧変換回路を構成するオペアンプ６９２および抵抗器６９３と、アナログ・デジタル変換器（ＡＤＣ）６９４とを含む。オペアンプ６９２の非反転入力端子はグランド５２に接続され、オペアンプ６９２の反転入力端子と出力端子との間に抵抗器６９３が接続される。オペアンプ６９２の反転入力端子にセンス電流が入力され、オペアンプ６９２の出力電圧がＡＤＣ６９４によってＡＤ変換される。抵抗器６９３の抵抗値をＲとすると、オペアンプ６９２の出力電圧はセンス電流のＲ倍に等しい。
　上記の駆動制御回路６００の構成によれば、センス電極Ｓの電位はグランド電位に近いので、オペアンプ６９２と抵抗器６９３とによって実現される電流－電圧変換の線形性は高い。結果として、コレクタ電流ＩＣＥの検出精度を高めることができるので、実施の形態１の駆動制御回路１００の場合よりも高精度のパワー半導体素子５０の制御が実現できる。
　なお、パワー半導体素子５０を流れる電流が数十Ａ程度の場合であれば、センス電極付のパワー半導体素子を用いずに、エミッタ電極とグランド５２との間に直接に電流センスＩＣを配置してもよい。この場合、電流センスＩＣによって検出されたコレクタ電流ＩＣＥの値が、レジスタファイル１４０のレジスタ（ＣＵＲ）１４６に格納される。
　図１５のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図１２を参照して説明したように、駆動制御回路６００において、プログラムメモリ１３０，１３１を共通化したプログラムメモリを設けてもよい。
　実施の形態４．
　実施の形態４では、パワー半導体素子５０を駆動制御するための回路として、ターンオン時に使用される駆動制御回路７００Ａと、ターンオフ時に使用される駆動制御回路７００Ｂとが別個に設けられる変形例について説明する。
　図１６は、実施の形態４による駆動制御回路７００Ａ，７００Ｂの構成を示す図である。図１６を参照して、駆動制御回路７００Ａ，７００Ｂの各々は、図１に示す駆動制御回路１００に類似の構成を有しているが、以下の点で駆動制御回路１００と異なる。
　具体的に、ターンオン用の駆動制御回路７００Ａのコントローラ７０１Ａは、ターンオン用のプログラムメモリ１３０を含むが、ターンオフ用のプログラムメモリ１３１を含まない。さらに、ターンオン用の駆動制御回路７００Ａの可変ゲートドライバ７７０Ａは、電源ノード５７からパワー半導体素子５０の制御電極Ｇに電流を流し込む機能を有するが、制御電極Ｇから電流を引き抜く機能を有していない。
　より詳細には、ターンオン用の可変ゲートドライバ７７０Ａは、レベルシフタ７７１Ａとバッファ用のＰＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａとを含む。ＰＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａは、互いに並列に電源ノード５７とパワー半導体素子５０の制御電極Ｇとの間に接続される。レベルシフタ１７１は、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から受け取ったデジタル信号に基づいて、ＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａを駆動するためのゲート電圧を出力する。ＰＭＯＳトランジスタ１８０Ａ，１８１Ａ，１８２Ａの駆動電流量に差をつけるために、ＰＭＯＳトランジスタ１８１Ａのゲート幅は、たとえば、ＰＭＯＳトランジスタ１８０Ａのゲート幅の２倍である。また、ＰＭＯＳトランジスタ１８２Ａのゲート幅は、たとえば、ＰＭＯＳトランジスタ１８０Ａのゲート幅の４倍である。バッファ用のＰＭＯＳトランジスタの個数を増やすことにより、より細かく駆動電流量を制御できる。
　一方、ターンオフ用の駆動制御回路７００Ｂのコントローラ７０１Ｂは、ターンオフ用のプログラムメモリ１３１を含むが、ターンオン用のプログラムメモリ１３０を含まない。さらに、ターンオフ用の駆動制御回路７００Ｂの可変ゲートドライバ７７０Ｂは、制御電極Ｇからグランド５２に電流を引き抜く機能を有するが、パワー半導体素子５０の制御電極Ｇに電流を流し込む機能を有していない。
　より詳細には、ターンオフ用の可変ゲートドライバ７７０Ｂは、レベルシフタ７７１Ｂとバッファ用のＮＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂとを含む。ＮＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂは、互いに並列にパワー半導体素子５０の制御電極Ｇとグランド５２との間に接続される。レベルシフタ１７１は、出力ポートレジスタ（ＰＯＲＴＯＵＴ）１４４から受け取ったデジタル信号に基づいて、ＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂを駆動するためのゲート電圧を出力する。ＮＭＯＳトランジスタ１８０Ｂ，１８１Ｂ，１８２Ｂの駆動電流量に差をつけるために、ＮＭＯＳトランジスタ１８１Ｂのゲート幅は、たとえば、ＮＭＯＳトランジスタ１８０Ｂのゲート幅の２倍である。また、ＮＭＯＳトランジスタ１８２Ｂのゲート幅は、たとえば、ＮＭＯＳトランジスタ１８０Ｂのゲート幅の４倍である。バッファ用のＮＭＯＳトランジスタの個数を増やすことにより、より細かく駆動電流量を制御できる。
　ターンオン用の駆動制御回路７００Ａのコントローラ７０１Ａに供給されるゲート信号ＧＳＡと、ターンオフ用の駆動制御回路７００Ｂのコントローラ７０１Ｂに供給されるゲート信号ＧＳＢとは、共通のゲート信号ＧＳであってもよい。この場合、たとえば、コントローラ７０１Ａのエッジトリガ回路１６０は、共通のゲート信号ＧＳの立ち上がりエッジを検出し、コントローラ７０１Ｂのエッジトリガ回路１６０（不図示）は、共通のゲート信号ＧＳの立ち下がりエッジを検出する。上記と異なり、互いに異なるゲート信号ＧＳＡとゲート信号ＧＳＢとがそれぞれコントローラ７０１Ａ，７０１Ｂに供給されてもよい。
　図１６の駆動制御回路７００Ａ，７００Ｂの各々のその他の構成は、図１の駆動制御回路１００の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。上記の駆動制御回路７００Ａ，７００Ｂの構成であっても、実施の形態１の場合と同様に、ターンオン時およびターンオフ時のスイッチング損失およびサージの発生を抑制できる。なお、実施の形態３の図１５で説明した構成の電流推定回路６９１を本実施形態に組み合わせることができる。
　実施の形態５．
　実施の形態５では、より高精度の制御のために、パワー半導体素子５０の高電位側の主電極Ｃの電圧（コレクタ電圧）をモニタする場合について説明する。
　図１７は、実施の形態５による駆動制御回路８００の構成を示すブロック図である。図１７に示す駆動制御回路８００は、コレクタ電圧を検出するコレクタ電圧検出回路８９２をさらに備える点で、図１に示す駆動制御回路１００と異なる。さらに、図１７の駆動制御回路８００のコントローラ８０１に設けられたレジスタファイル８４０は、コレクタ電圧検出回路８９２によって検出されたコレクタ電圧の値を格納するためのレジスタ（ＶＣＥ）８４７（第２レジスタとも称する）をさらに備える点で、図１の駆動制御回路１００のコントローラ１０１に設けられたレジスタファイル１４０と異なる。
　より詳細には、コレクタ電圧検出回路８９２は、コレクタ電圧を分圧するための分圧回路としての抵抗器８９３，８９４と、アナログ・デジタル変換器（ＡＤＣ）８９５とを含む。抵抗器８９３，８９４は、パワー半導体素子５０のコレクタＣとグランド５２との間に直列に接続される。ＡＤＣ８９５は、抵抗器８９３および抵抗器８９４の接続ノードの電圧（分圧電圧）をＡＤ変換する。ＡＤ変換によって得られた分圧電圧のデジタル値は、レジスタ（ＶＣＥ）８４７に格納される。
　図１７のその他の点は図１の駆動制御回路１００と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、実施の形態５で説明したコレクタ電圧検出回路８９２およびレジスタ（ＶＣＥ）８４７は、実施の形態１～４のいずれとも組み合わせることができる。
　上記の実施形態の駆動制御回路８００によれば、コントローラ８０１は、パワー半導体素子５０のコレクタ電圧の検出値に基づいたパワー半導体素子５０の制御が可能になる。したがって、実施の形態５の駆動制御回路８００によれば、より高精度のパワー半導体素子５０の制御が可能になる。
　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　５０　パワー半導体素子、５１　還流ダイオード、５２　グランド、５３　ダイオード、５６　電源、５７　電源ノード、１００，３００，５００，６００，７００，８００　駆動制御回路、１０１，７０１，８０１　コントローラ、１２０　命令デコーダ、１３０，１３１，３３０　プログラムメモリ、１４０，８４０　レジスタファイル、１４２，１４３　汎用レジスタ、１４４　出力ポートレジスタ、１５０　カウンタ、１６０，５６０　エッジトリガ回路、１７０，７７０　可変ゲートドライバ、１７１，７７１　レベルシフタ、１８０，１８１，１８２　バッファ、１８０Ａ，１８１Ａ，１８２Ａ　ＰＭＯＳトランジスタ、１８０Ｂ，１８１Ｂ，１８２Ｂ　ＮＭＯＳトランジスタ、１９０　ミラー期間判定回路、１９１，６９１　電流推定回路、２１０　微分回路、２１１，２２１　キャパシタ、２１２，２２２，６９３，８９３，８９４　抵抗器、２２０　積分回路、２２３　入力ノード、２２４　出力ノード、２３０，２３１　比較器、２４０　エッジ検出回路、２５０，２５１　閾値電圧生成回路、４００　ハーフブリッジ、４６１　非同期信号、６９２　オペアンプ、６９４，８９５　ＡＤＣ、８９２　コレクタ電圧検出回路、Ｃ　コレクタ（主電極）、Ｅ　エミッタ（主電極）、Ｇ　ゲート（制御電極）、ＧＳ，ＧＳＡ，ＧＳＢ　ゲート信号、ＩＣ，ＩＣＥ　コレクタ電流、Ｓ　センス電極、ＶＣ，ＶＣＥ　コレクタ電圧、ＶＧＥ　ゲート電圧、Ｖｎｇ，Ｖｐｓ　閾値電圧。

Claims (12)

  1. 　パワー半導体素子を駆動し制御する駆動制御回路であって、
    　前記パワー半導体素子の制御電極の電圧の検出値に基づいてミラー期間であるか否かを判定し、判定結果をフラグレジスタに格納するミラー期間判定回路と、
    　出力ポートレジスタに格納された電流指令値に応じた電流駆動力で、前記パワー半導体素子の前記制御電極に電圧を印加する可変ゲートドライバと、
    　前記パワー半導体素子をターンオンおよびターンオフさせるために外部から供給されたゲート信号に応答して、少なくとも１つのプログラムメモリに格納された複数の命令を順に実行するコントローラとを備え、
    　前記複数の命令は、前記フラグレジスタに格納されているミラー期間であるか否かの判定結果に応じて、前記出力ポートレジスタに格納すべき前記電流指令値を変更する条件付命令を含む、駆動制御回路。
  2. 　前記複数の命令は、
    　前記パワー半導体素子のターンオン時に実行される複数の第１命令と、
    　前記パワー半導体素子のターンオフ時に実行される複数の第２命令を含み、
    　前記複数の第１命令は、前記フラグレジスタに格納された情報に基づいて、ミラー期間の開始前に実行される命令、ミラー期間中に実行される命令、およびミラー期間の終了後に実行される命令を含み、
    　前記複数の第２命令は、前記フラグレジスタに格納された情報に基づいて、ミラー期間の開始前に実行される命令、ミラー期間中に実行される命令、およびミラー期間の終了後に実行される命令を含む、請求項１に記載の駆動制御回路。
  3. 　前記少なくとも１つのプログラムメモリは、
    　前記複数の第１命令を格納する第１のプログラムメモリと、
    　前記複数の第２命令を格納する第２のプログラムメモリとを含む、請求項２に記載の駆動制御回路。
  4. 　前記少なくとも１つのプログラムメモリは、単一のプログラムメモリであり、
    　前記複数の第１命令と前記複数の第２命令とは、前記単一のプログラムメモリの異なる番地に格納されている、請求項２に記載の駆動制御回路。
  5. 　前記駆動制御回路は、前記パワー半導体素子の主電極間を流れる主電流を推定し、推定した前記主電流の値を第１レジスタに格納する電流推定回路をさらに備え、
    　前記少なくとも１つのプログラムメモリに格納された前記複数の命令は、前記第１レジスタに格納された前記主電流の値を用いて前記電流指令値を演算する命令、および前記電流指令値の演算結果を前記出力ポートレジスタに格納する命令を含む、請求項１～４のいずれか１項に記載の駆動制御回路。
  6. 　前記電流推定回路は、前記ミラー期間における前記制御電極の電圧に基づいて前記主電流の値を推定する、請求項５に記載の駆動制御回路。
  7. 　前記パワー半導体素子は、前記主電流の一部を流すためのセンス電極を有し、
    　前記電流推定回路は、
    　前記センス電極を流れる電流を電圧に変換する電流電圧変換回路と、
    　前記電流電圧変換回路によって変換された電圧をデジタル値に変換するアナログ・デジタル変換器とを含む、請求項５に記載の駆動制御回路。
  8. 　前記可変ゲートドライバは、
    　前記駆動制御回路の電源ノードと前記パワー半導体素子の前記制御電極との間に、互いに並列に接続された複数のＰＭＯＳ（P-channel　Metal　Oxide　Semiconductor）トランジスタと、
    　前記駆動制御回路のグランドと前記パワー半導体素子の前記制御電極との間に、互いに並列に接続された複数のＮＭＯＳ（N-channel　Metal　Oxide　Semiconductor）トランジスタとを含み、
    　前記複数のＰＭＯＳトランジスタのそれぞれの電流駆動力は互いに異なり、
    　前記複数のＮＭＯＳトランジスタのそれぞれの電流駆動力は互いに異なる、請求項１～７のいずれか１項に記載の駆動制御回路。
  9. 　前記駆動制御回路は、前記パワー半導体素子の高電位側の主電極と低電位側の主電極との間の主電極間の電圧を検出し、検出した前記主電極間の電圧の値を第２レジスタに格納する電圧検出回路をさらに備え、
    　前記少なくとも１つのプログラムメモリに格納された前記複数の命令は、前記第２レジスタに格納された前記主電極間の電圧の値を用いて前記電流指令値を演算する命令、および前記電流指令値の演算結果を前記出力ポートレジスタに格納する命令を含む、請求項１～８のいずれか１項に記載の駆動制御回路。
  10. 　前記電圧検出回路は、
    　前記主電極間の電圧を分圧することにより、分圧電圧を生成する分圧回路と、
    　前記分圧電圧をデジタル値に変換するアナログ・デジタル変換回路とを含む、請求項９に記載の駆動制御回路。
  11. 　前記コントローラは、
    　前記ゲート信号の立ち上がりエッジおよび立ち下がりエッジを検出することにより、トリガパルスを生成するエッジトリガ回路と、
    　前記トリガパルスに応答して前記少なくとも１つのプログラムメモリから前記複数の命令の読み出しを開始するカウンタとを含み、
    　前記エッジトリガ回路は、前記トリガパルスの生成を抑止する抑止信号を外部から受けているとき前記トリガパルスを生成しない、請求項１～１０のいずれか１項に記載の駆動制御回路。
  12. 　互いに直列に接続されることによりハーフブリッジを構成する第１のパワー半導体素子および第２のパワー半導体素子と、
    　各々が請求項１１に記載の駆動制御回路に対応し、前記第１のパワー半導体素子および前記第２のパワー半導体素子をそれぞれ駆動し制御する第１の駆動制御回路および第２の駆動制御回路とを備え、
    　前記第１の駆動制御回路の前記エッジトリガ回路は、前記抑止信号を前記第２の駆動制御回路から受け、
    　前記第２の駆動制御回路の前記エッジトリガ回路は、前記抑止信号を前記第１の駆動制御回路から受ける、電力回路。
     
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